摘要
1、屏蔽的商业必要性；
2、屏蔽的概念；
3、电路之间、屏蔽之间更大（的间距）、矩形（或不规则）的屏蔽外形更好，以避免共振；
4、趋肤效应 （很难挡住低频）
5、孔隙 （很难挡住高频）
6、低频（磁场）屏蔽
7、截至波导
8、导体垫圈（用于填缝）
9、可视组件的屏蔽（如显示皮、指示灯、键盘）
10、通风（散热）孔的屏蔽
11、用喷漆或电镀的塑料来屏蔽
12、非金属屏蔽
13、屏蔽室的安装
14、板级电磁屏蔽

瞬态干扰抑制器件为什么不能代替滤波器防止电路工作异常？为什么一个设备如果抗射频干扰能力强，则一般抗静电放电能力也强？这里列出了关于EMC的58个经典问题与答案，你不必再为EMC问题而困扰！

快速瞬变脉冲群干扰机理

1. 实验的目的
   电快速瞬变脉冲群 EFT 试验的目的是验证电子设备机械开关对电感性负载切换、 继电器触点弹跳、 高压开关切换等引起的瞬时扰动的抗干扰能力。 这种试验方法是一种耦合到电源线路、 控制线路、 信号线路上的由许多快速瞬变脉冲组成的脉冲群试验。 容易出现问题的场合有电力设备或监控电网的设备、 使用在工业自动化上面的设备、医疗监护等检测微弱信号设备。

大部分电子产品需要通过电快速瞬变脉冲群（EFT）和静电放电（ESD）等项目的标准测试。EFT和ESD是两种典型的突发干扰，EFT信号单脉冲的峰值电压可高达4kV，上升沿5ns。接触放电测试时的ESD信号的峰值电压可高达8kV，上升时间小于1ns。这两种突发干扰，都具有突发、高压、宽频等特征。
电快速瞬变脉冲群是由电感性负载（如继电器、接触器产生的传导干扰、高压开关切换产生的辐射干扰等）在断开时，由于开关触点间隙的绝缘击穿或触点弹跳等原因，在断开处产生的暂态骚扰。当电感性负载多次重复开关，则脉冲群又会以相应的时间间隙多次重复出现。这种暂态骚扰能量较小，一般不会引起设备的损坏，但由于其频谱分布较宽，所以会对电子、电气设备的可靠工作产生影响。
电快速速变脉冲群试验的目的就是为了检验电子、电气设备在遭受这类暂态骚扰影响时的性能。重复快速瞬变试验是一种将由许多快速瞬变脉冲组成的脉冲群耦合到电气和电子设备的电源端口、信号和控制端口的试验。试验的要点是瞬变的短上升时间、重复率和低能量。

基准时钟
同步网由各节点时钟和传递同步定时信号的同步链路构成.同步网的功能是准确地将同步定时信号从基准时钟传送给同步网的各节点,从而调整网中的各时钟以建立并保持信号同步,满足通信网传递各种通信业务信息所需的传输性的需要,因此基准时钟在同步网中至关重要。
基准时钟源由网络中心基准时钟(NPRC)提供.它由两个铯原子钟或二套接收GPS/GLONASS的同步时钟设备或二套接收双GPS的同步时钟设备组成.本地基准时钟(LPRC)设置在大区或重要的汇接节点上,配置一套接收GPS/GLONASS双星或双GPS的同步时钟设备,具有双备份铷钟,并可通过地面同步链路接收邻近区域内的基准定时信号.由于铯原子钟价格较高,维护管理不方便,作为备用;双星接收机同步时钟设备(包括双GPS)作为主用,它可以提供频率稳定度优于1×10-11长期精度(实际可达1×10-12/天,N×10-13/周),时间精度小于300 ns(实际可达100ns),同时还可利用中国电信国际局基准信号同步本站时钟设备作为备用基准输入。
在各大区中心和重要汇接中心,配置本地基准时钟(LPRC),具有同时接收GPS和GLONASS卫星的同步时钟设备,同时通过PDH 2Mb/s传输链路或SDH的STM-N线路信号接收来自邻近的基准定时信号。

当我们提到特性阻抗的时候，通常很少考虑它与频率的关系。其原因在于，特性阻抗是传输线的一个相当稳定的属性，主要和传输线的结构也就是横截面的形状有关。从工程的角度来说，把特性阻抗作为一个恒定量是合理的。说实话，搞了这么长时间的SI设计，还没碰到需要考虑特性阻抗变化的情况。

既然有网友一定要考虑这个问题，今天我们就稍稍深入一下，看看特性阻抗的真实面目。虽然没有太大的工程应用价值，但是对于理解问题还是有好处的。

特性阻抗是从理论上分析传输线时经常提到的一个量，从传输线的角度来说，它可以用下面的公式表示：

Z0 = / L
/ ------
^/ C

L表示传输线的单位长度电感，C为单位长度电容。乍一看，似乎公式中没有任何变化的量。但是特性阻抗真的是个恒定的量吗？我们使用Polar软件对横截面固定的传输线进行扫频计算，频率范围定在100MHz~10GHz，来看看场求解器给出的结果，如下图：

很多时候，PCB走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。走线中途的电容对信号的影响要从发射端和接受端两个方面分析，对起点和终点都有影响。

首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。

我们知道，信号的反射与信号感受到的阻抗变化有关，因此为了分析，我们看一下，电容引起的阻抗变化。在电容开始充电的初期，阻抗表示为：

这里dV实际上是阶跃信号电压变化，dt为信号上升时间，电容阻抗公式变为：

信号的接收端可能是集成芯片的一个引脚，也可能是其他元器件。不论接收端是什么，实际的器件的输入端必然存在寄生电容，接受信号的芯片引脚和相邻引脚之间有一定的寄生电容，和引脚相连的芯片内部的布线也会存在寄生电容，另外引脚和信号返回路径之间也会存在寄生电容。
好复杂，这么多寄生电容！其实很简单，想想电容是什么？两个金属板，中间是某种绝缘介质。这个定义中并没有说两个金属板是什么形状的，芯片两个相邻引脚也可以看做是电容的两个金属板，中间介质是空气，不就是一个电容么。芯片引脚和PCB板内层的电源或地平面也是一对金属板，中间介质是PCB板的板材，常见的是FR4材料，也是一个电容。呵呵，搞来搞去，还是回到了最基础的部分。高手不要笑，太简单了。不过确实很多人看到寄生电容就感到有点晕，理解不透，所以在这里啰嗦一下。
回到正题，下面研究一下信号终端的电容有什么影响。将模型简化，用一个分立电容元件代替所有寄生电容，如图1所示。

图1

我们考察B点电容的阻抗情况。电容的电流为：

随着电容的充电，电压变化率逐渐减小（电路原理中的瞬态过程），电容的充电电流也不断减小。即电容的充电电流是随时间变化的。
电容的阻抗为：

因此电容所表现出来的阻抗随时间变化，不是恒定的。正是这种阻抗的变化特性决定了电容对信号影响的特殊性。如果信号上升时间小于电容的充电时间，最初电容两端的电压迅速上升，这时阻抗很小。随着电容充电，电压变化率下降，充电电流减小，表现为阻抗明显增大。充电时间无穷大时，电容相当于开路，阻抗无穷大。

阻抗的变化必然影响信号的反射。在充电的开始一段时间，阻抗很小，小于传输线的特性阻抗，将发生负反射，反射回源端A点的信号将产生下冲。随着电容阻抗的增加，反射逐渐过渡到正反射，A点的信号经过一个下冲会逐渐升高，最终达到开路电压。

因此电容负载使源端信号产生局部电压凹陷。精确波形和传输线的特性阻抗、电容量、信号上升时间有关。

对于接收端，很明显，就是一个RC充电电路，不是很严谨，但是和实际情况非常相似。电容两端电压，即B点电压随RC充电电路的时间常数呈指数增加（基本电路原理）。因此电容对接收端信号上升时间产生影响。
RC充电电路的时间常数为 ，这是B点电压上升到电压终值的即37%所需的时间。B点电压10%~90%上升时间为

如果传输线特性阻抗为50欧姆，电容量10pF，则10~90充电时间为1.1ns。如果信号上升时间小于1.1ns，那么B点电压上升时间主要由电容充电时间决定。如果信号上升时间大于1.1ns，末端电容器作用是使上升时间进一步延长，增加约1.1ns（实际应比这个值小）。图2显示了终端电容负载对驱动端和接受端产生影响的示意图，放在这里，让大家能有个感性的认识。

图2

至于信号上升时间增加的精确值是多少，对于电路设计来说没必要，只要定性的分析，有个大致的估算就可以了。因为计算再精确也没实际意义，电路板的参数也不精确！对于设计者来说，定性分析并了解影响，大致估算出影响在那个量级，能给电路设计提供指导就可以了，其他的事软件来做吧。举个例子，如果信号上升时间1ns，电容使信号上升时间增加远小于1ns，比如0.2 ns，那么这么一点点增加可能不会有什么影响。如果电容造成的上升时间增加很多，那可能就会对电路时序产生影响。那么多少算很多？看看电路的时序余量吧，这涉及到电路的时序分析和时序设计。

总之接收端电容负载的影响有两点：
1、 使源端（驱动端）信号产生局部电压凹陷。
2、 接收端信号上升时间延长。
在电路设计中这两点都要考虑。

（文章转摘自：于博士信号完整性研究网 ）

在进行PCB布线时，经常会发生这样的情况：走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度。走线宽度变化会引起阻抗变化，因此发生反射，对信号产生影响。那么什么情况下可以忽略这一影响，又在什么情况下我们必须考虑它的影响？

有三个因素和这一影响有关：阻抗变化的大小、信号上升时间、窄线条上信号的时延。

首先讨论阻抗变化的大小。很多电路的设计要求反射噪声小于电压摆幅的5%（这和信号上的噪声预算有关），根据反射系数公式：

可以计算出阻抗大致的变化率要求为： 。你可能知道，电路板上阻抗的典型指标为+/-10%，根本原因就在这。
如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。这有时很难做到，以 FR4板材上微带线的情况为例，我们计算一下。如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。反射信号的幅度必然超标。至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。但至少这是一个潜在的问题点。幸运的是这时可以通过阻抗匹配端接解决问题。

如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。假设传输信号为1V，第一次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。

当PCB走线线宽发生变化时，要根据实际情况仔细分析，是否造成影响。需要关注的参数由三个：阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。根据上面的方法大致估算一下，适当留出一定的余量。如果可能的话，尽量让减小颈状部分长度。

需要指出的是，实际的PCB加工中，参数不可能像理论中那样精确，理论能对我们的设计提供指导，但不能照搬照抄，不能教条，毕竟这是一门实践的科学。估算出的值要根据实际情况做适当的修订，再应用到设计中。如果感觉经验不足，那就先保守点，然后在根据制造成本适当调整。

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