在将运算放大器作为比较器使用，可将四运算放大器芯片中未用到的一路用作比较器。但当您有一路空闲的运算放大器，但又不需要比较器时，应该如何处理呢？

如果运算放大器过驱动，输出级将会饱和到其中的一个电源轨，而且将消耗过多的电能。在未用运算放大器的许多常见配置中，都会导致过驱动。

如果所有端都空置，则存在着一定风险，杂散静电电场会引起输入超出电源轨，这可能会导致闭锁，甚至损坏整个芯片。即使没有发生闭锁，直流电场也可能引起放大器饱和，并造成功率浪费。另外，放大器可能会放大交流电场，而且如果存在过驱动的话，它本身的电源电流将受到大幅度的调制，并在片上其它放大器中引起串扰。

一些用户把一个输入连接到正电源，另一个输入连接到负电源，这同样会使输入饱和并浪费功率，也可能超过差分输入额定值并损坏器件。即使器件没有损坏，在这些条件下，一些输入级会汲取几十毫安的电流，以致被浪费的功率甚至会更多。

而将两个输入都接地，或把它们短接到某个其它电位，也会引起输出级饱和，这是由于运算放大器的失调电压绝不会完全为零；把它们短接在一起而进行偏置，同样存在上面提到的闭锁风险。

我们应该做的是，将这个器件连接成跟随器的形式(输出接到反相输入)，并将同相输入连接到电源轨之间的某个电位。对于双电源系统，地是理想的选择，但在单电源系统中连接到正或负电源，如果失调电压的极性错误，将引起饱和并导致功率浪费。由于运算放大器输入引起的负载很小，“电源轨之间的某个电位”可以是电路中任何电位合适的点。

或者您也可以将它用作缓冲放大器，把它加在系统某个并不是很需要的地方，但如果加上的话可能会稍好一些。

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。

TTL
全名：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。
因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。

LVTTL
又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL： Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。
2.5V LVTTL： Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。

TTL使用注意
TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。

CMOS
全名：Complementary Metal Oxide Semiconductor（ PMOS+NMOS）
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。
相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。

LVCMOS
对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。
2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。

CMOS使用注意
CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

ECL
全名：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。

PECL
全名：Pseudo/Positive ECL
Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

LVPELC
全名：Low Voltage PECL
Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL使用注意
不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。) 前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。

LVDS
全名：Low Voltage Differential Signaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。

LVDS使用注意
可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。

下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。

CML
是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。

GTL
类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。
Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

PGTL/GTL+：
Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V

HSTL
主要用于QDR存储器的一种电平标准：一般有V?CCIO=1.8V和V??CCIO=1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。

SSTL
主要用于DDR存储器。和HSTL基本相同。HSTL和SSTL大多用在300M以下。
SSTL接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案，它可获得高达200MHz的工作频率。SSTL_3是3.3V标准；SSTL_2是2.5V标准。针对这两个标准，JEDEC根据输出缓冲器的特点定义出多个不同的等级。SSTL_2/3 I/O标准的主要应用是与SDRAM接口。高端服务器、膝上计算机以及各种网络产品，如ATM交换机、IP路由器/交换机和帧中继接口等，均需要使用板上SDRAM。当使用的是高速SDRAM时，就可选择SSTL接口标准。

RS232和RS485
RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。+12V表示0，-12V表示1。可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。RS485是一种差分结构，相对RS232有更高的抗干扰能力。传输距离可以达到上千米。

TTL——Transistor-Transistor Logic

HTTL——High-speed TTL

LTTL——Low-power TTL

STTL——Schottky TTL

LSTTL——Low-power Schottky TTL

ASTTL——Advanced Schottky TTL

ALSTTL——Advanced Low-power Schottky TTL

FAST(F)——Fairchild Advanced schottky TTL

CMOS——Complementary metal-oxide-semiconductor

HC/HCT——High-speed CMOS Logic(HCT与TTL电平兼容)

AC/ACT——Advanced CMOS Logic(ACT与TTL电平兼容)（亦称ACL）

AHC/AHCT——Advanced High-speed CMOS Logic(AHCT与TTL电平兼容)

FCT——FACT扩展系列，与TTL电平兼容

FACT——Fairchild Advanced CMOS Technology,其

1，TTL电平：
输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。

2，CMOS电平：
1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。

3，电平转换电路：
因为TTL和COMS的高低电平的值不一样（ttl 5v<＝＝>cmos 3.3v），所以互相连接时需要电平的转换：就是用两个电阻对电平分压，没有什么高深的东西。哈哈

4，OC门，即集电极开路门电路，OD门，即漏极开路门电路，必须外界上拉电阻和电源才能将开关电平作为高低电平用。否则它一般只作为开关大电压和大电流负载，所以又叫做驱动门电路。

5，TTL和COMS电路比较：
1）TTL电路是电流控制器件，而coms电路是电压控制器件。
2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。
COMS电路的速度慢，传输延迟时间长(25-50ns),但功耗低。
COMS电路本身的功耗与输入信号的脉冲频率有关，频率越高，芯片集越热，这是正常现象。

3）COMS电路的锁定效应：
COMS电路由于输入太大的电流，内部的电流急剧增大，除非切断电源，电流一直在增大。这种效应就是锁定效应。当产生锁定效应时，COMS的内部电流能达到40mA以上，很容易烧毁芯片。
防御措施：
1）在输入端和输出端加钳位电路，使输入和输出不超过不超过规定电压。
2）芯片的电源输入端加去耦电路，防止VDD端出现瞬间的高压。
3）在VDD和外电源之间加线流电阻，即使有大的电流也不让它进去。
4）当系统由几个电源分别供电时，开关要按下列顺序：开启时，先开启COMS电路得电源，再开启输入信号和负载的电源；关闭时，先关闭输入信号和负载的电源，再关闭COMS电路的电源。

6，COMS电路的使用注意事项
1）COMS电路时电压控制器件，它的输入总抗很大，对干扰信号的捕捉能力很强。所以，不用的管脚不要悬空，要接上拉电阻或者下拉电阻，给它一个恒定的电平。
2）输入端接低内组的信号源时，要在输入端和信号源之间要串联限流电阻，使输入的电流限制在1mA之内。
3）当接长信号传输线时，在COMS电路端接匹配电阻。
4）当输入端接大电容时，应该在输入端和电容间接保护电阻。电阻值为R=V0/1mA.V0是外界电容上的电压。
5）COMS的输入电流超过1mA，就有可能烧坏COMS。

7，TTL门电路中输入端负载特性（输入端带电阻特殊情况的处理）：
1）悬空时相当于输入端接高电平。因为这时可以看作是输入端接一个无穷大的电阻。
2）在门电路输入端串联10K电阻后再输入低电平，输入端出呈现的是高电平而不是低电平。因为由TTL门电路的输入端负载特性可知，只有在输入端接的串联电阻小于910欧时，它输入来的低电平信号才能被门电路识别出来，串联电阻再大的话输入端就一直呈现高电平。这个一定要注意。COMS门电路就不用考虑这些了。

8，TTL电路有集电极开路OC门，MOS管也有和集电极对应的漏极开路的OD门，它的输出就叫做开漏输出。
OC门在截止时有漏电流输出，那就是漏电流，为什么有漏电流呢？那是因为当三机管截止的时候，它的基极电流约等于0，但是并不是真正的为0，经过三极管的集电极的电流也就不是真正的0，而是约0。而这个就是漏电流。开漏输出：OC门的输出就是开漏输出；OD门的输出也是开漏输出。它可以吸收很大的电流，但是不能向外输出的电流。所以，为了能输入和输出电流，它使用的时候要跟电源和上拉电阻一齐用。OD门一般作为输出缓冲/驱动器、电平转换器以及满足吸收大负载电流的需要。

9，什么叫做图腾柱，它与开漏电路有什么区别？
TTL集成电路中，输出有接上拉三极管的输出叫做图腾柱输出，没有的叫做OC门。因为TTL就是一个三级关，图腾柱也就是两个三级管推挽相连。所以推挽就是图腾。一般图腾式输出，高电平400UA，低电平8MA

现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。

TTL：Transistor-Transistor Logic 三极管结构。
Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。

因为2.4V与5V之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。所以后来就把一部分“砍”掉了。也就是后面的LVTTL。

LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。

3.3V LVTTL：
Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。

2.5V LVTTL：
Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。
更低的LVTTL不常用就先不讲了。多用在处理器等高速芯片，使用时查看芯片手册就OK了。

TTL使用注意：
TTL电平一般过冲都会比较严重，可能在始端串22欧或33欧电阻；
TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉。TTL输出不能驱动CMOS输入。

CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。
Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。

相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

3.3V LVCMOS：
Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。

2.5V LVCMOS：
Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。

CMOS使用注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。

速度快，驱动能力强，噪声小，很容易达到几百M的应用。但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。

PECL：Pseudo/Positive ECL
Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

LVPELC：Low Voltage PECL
Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)

前面的电平标准摆幅都比较大，为降低电磁辐射，同时提高开关速度又推出LVDS电平标准。

LVDS：Low Voltage Differential Signaling
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。
LVDS使用注意：可以达到600M以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。

下面的电平用的可能不是很多，篇幅关系，只简单做一下介绍。如果感兴趣的话可以联系我。

CML：是内部做好匹配的一种电路，不需再进行匹配。三极管结构，也是差分线，速度能达到3G以上。只能点对点传输。

GTL：类似CMOS的一种结构，输入为比较器结构，比较器一端接参考电平，另一端接输入信号。1.2V电源供电。
Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

PGTL/GTL+：
Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V

HSTL是主要用于QDR存储器的一种电平标准：一般有V¬CCIO=1.8V和V¬¬CCIO= 1.5V。和上面的GTL相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。

SSTL主要用于DDR存储器。和HSTL基本相同。V¬¬CCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高(1%精度)。

HSTL和SSTL大多用在300M以下。

RS232和RS485基本和大家比较熟了，只简单提一下：
RS232采用±12-15V供电，我们电脑后面的串口即为RS232标准。+12V表示0，-12V表示1。可以用MAX3232等专用芯片转换，也可以用两个三极管加一些外围电路进行反相和电压匹配。
RS485是一种差分结构，相对RS232有更高的抗干扰能力。传输距离可以达到上千米。

TTL器件和CMOS器件的逻辑电平：逻辑电平的一些概念

要了解逻辑电平的内容，首先要知道以下几个概念的含义：
1：输入高电平（Vih）： 保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。
2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。
3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。
4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。
5：阀值电平(Vt)： 数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平<vil，而如果输入电平在阈值上下，也就是vil～vih这个区域，电路的输出会处于不稳定状态。
对于一般的逻辑电平，以上参数的关系如下：
Voh > Vih > Vt > Vil > Vol。
6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。
7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。
8：Iih：逻辑门输入为高电平时的电流（为灌电流）。
9：Iil：逻辑门输入为低电平时的电流（为拉电流）。

门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：
（1）： RL < （VCC－Voh）/（nIoh＋mIih）
（2）：RL > （VCC－Vol）/（Iol＋m*Iil）
其中n：线与的开路门数；m：被驱动的输入端数。

：常用的逻辑电平
·逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。
·其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。
·5V TTL和5V CMOS逻辑电平是通用的逻辑电平。
·3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。
·低电压的逻辑电平还有2.5V和1.8V两种。
·ECL/PECL和LVDS是差分输入输出。
·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。

TTL和CMOS的逻辑电平关系
图2－1：TTL和CMOS的逻辑电平图
上图为5V TTL逻辑电平、5V CMOS逻辑电平、LVTTL逻辑电平和LVCMOS逻辑电平的示意图。
5V TTL逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输出电平差别较大，在互连时要特别注意。
另外5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下，Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪声容限较TTL电平高。

JEDEC组织在定义3.3V的逻辑电平标准时，定义了LVTTL和LVCMOS逻辑电平标准。
LVTTL逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接近，从而给它们之间的互连带来了方便。 LVTTL逻辑电平定义的工作电压范围是3.0－3.6V。
LVCMOS逻辑电平标准是从5V CMOS逻辑电平关注移植过来的，所以它的Vih、Vil和Voh、Vol与工作电压有关，其值如上图所示。LVCMOS逻辑电平定义的工作电压范围是2.7－3.6V。
5V的CMOS逻辑器件工作于3.3V时，其输入输出逻辑电平即为LVCMOS逻辑电平，它的Vih大约为0.7×VCC＝2.31V左右，由于此电平与LVTTL的Voh（2.4V）之间的电压差太小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS器件工作于3.3V电压的工作方式。由于相同的原因，使用LVCMOS输入电平参数的3.3V逻辑器件也很少。
JEDEC组织为了加强在3.3V上各种逻辑器件的互连和3.3V与5V逻辑器件的互连，在参考LVCMOS和LVTTL逻辑电平标准的基础上，又定义了一种标准，其名称即为3.3V逻辑电平标准，其参数如下：

图2－2：低电压逻辑电平标准

从上图可以看出，3.3V逻辑电平标准的参数其实和LVTTL逻辑电平标准的参数差别不大，只是它定义的Vol可以很低（0.2V），另外，它还定义了其Voh最高可以到VCC-0.2V，所以3.3V逻辑电平标准可以包容LVCMOS的输出电平。在实际使用当中，对LVTTL标准和3.3V逻辑电平标准并不太区分，某些地方用LVTTL电平标准来替代3.3V逻辑电平标准，一般是可以的。

JEDEC组织还定义了2.5V逻辑电平标准，如上图所示。另外，还有一种2.5V CMOS逻辑电平标准，它与上图的2.5V逻辑电平标准差别不大，可兼容。

低电压的逻辑电平还有1.8V、1.5V、1.2V的逻辑电平。

、TTL和CMOS逻辑器件

逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。

：TTL和CMOS器件的功能分类

按功能进行划分，逻辑器件可以大概分为以下几类： 门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。

1：门电路和反相器
逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门74X86、反相器74X04等。

2：选择器
选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。

3： 编/译码器
编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。

4：计数器
计数器主要有同步计数器74X161和异步计数器74X393等。

5：寄存器
寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。

6：触发器
触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施密特触发器等。

7：锁存器
锁存器主要有D型锁存器74X373、寻址锁存器74X259等。

8：缓冲驱动器
缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。

9：收发器
收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。

10：总线开关
总线开关主要包括总线交换和通用总线器件等。

11：背板驱动器
背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+（GTLP）或BTL之间的电平转换器件。

：TTL和CMOS逻辑器件的工艺分类特点
按工艺特点进行划分，逻辑器件可以分为Bipolar、CMOS、BiCMOS等工艺，其中包括器件系列有：
Bipolar（双极）工艺的器件有： TTL、S、LS、AS、F、ALS。

CMOS工艺的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。

BiCMOS工艺的器件有： BCT、ABT、LVT、ALVT。

：TTL和CMOS逻辑器件的电平分类特点
TTL和CMOS的电平主要有以下几种：5VTTL、5VCMOS（Vih≥0.7Vcc，Vil≤0.3Vcc）、3.3V电平、2.5V电平等。

5V的逻辑器件
5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件

3.3V及以下的逻辑器件
包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。

具体情况可以参考下图：
图3－1：TI公司的逻辑器件示例图
：包含特殊功能的逻辑器件

A．总线保持功能（Bus hold）
由内部反馈电路保持输入端最后的确定状态，防止因输入端浮空的不确定而导致器件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB空间，降低了器件成本开销和功耗，见图6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。 命名特征为附加了“H”如：74ABTH16244。

图3－2：总线保持功能图 图3－3：串行阻尼电阻图

B．串联阻尼电阻（series damping resistors）
输出端加入串联阻尼电阻可以限流，有助于降低信号上冲/下冲噪声，消除线路振铃，改善信号质量。如图6－4所示。具有此特征的ABT、LVC、LVT、ALVC系列器件在命名中加入了“2”或“R”以示区别，如ABT162245，ALVCHR162245。对于单向驱动器件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的收发器件，串联电阻加在两边的输出端，命名如SN74LVCR2245。

C．上电/掉电三态（PU3S，Power up/power down 3-state）
即热拔插性能。上电/掉电时器件输出端为三态，Vcc阀值为2.1V；应用于热拔插器件/板卡产品，确保拔插状态时输出数据的完整性。多数ABT、LVC、LVT、LVTH系列器件有此特征。

D．ABT 器件（Advanced BiCMOS Technology）
结合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和双极性器件(Bipolar，如TTL、LS、AS、ALS)输出驱动能力强的特点。包括ABT、LVT、ALVT等系列器件，应用于低电压，低静态功耗环境。

E．Vcc/GND对称分布
16位Widebus器件的重要特征，对称配置引脚，有利于改善噪声性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。

F．分离轨器件（Split-rail）
即双电源器件，具有两种电源输入引脚VccA和VccB，可分别接5V或3.3V电源电压。如ALVC164245、LVC4245等，命名特征为附加了“4”。

逻辑器件的使用指南

1：多余不用输入管脚的处理
在多数情况下，集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。 244、16244经测试在接高电平时静态功耗较小，而接地时静态功耗较大，故建议其无用端子处理以通过电阻接电源为好，电阻值推荐为1～10K。

2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件，应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号过冲，改善信号质量。 并且在设计时必须考虑信号匹配。

3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT、LVT系列。板间接口选择ABT16244/245或LVTH16244/245，并在母板两端匹配，在不影响速度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10- 200Ω左右，另外，也可以使用并接二级管来进行处理，效果也不错，如1N4148等（抗冲击较好）。

4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用的方式有始端匹配、终端匹配等。
始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总线要透过接插件时，尤其须做始端匹配。 内部带串联阻尼电阻的器件相当于始端匹配，由于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故此不建议推荐使用。始端匹配推荐电阻值为10～51 Ω，在实际使用中可根据IBIS模型模拟仿真确定其具体值。
由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。
应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保持在稳定的高电平。

5：要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时，建议在芯片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。

6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地间要并接0.1uF的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。

7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，以减小功耗和干扰。

8：373/374/273等器件为工作可靠，锁存时钟输入建议串入10－200欧电阻。

9：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。

10：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项，在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。

11：注意电平接口的兼容性。 选用器件时要注意电平信号类型，对于有不同逻辑电平互连的情况，请遵守本规范的相应的章节的具体要求。

12： 在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。

13：逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致芯片性能下降甚至损坏逻辑器件。

14：对开关量输入应串电阻，以避免过压损坏。

15：对于带有缓冲器的器件不要用于线性电路，如放大器。

、TTL、CMOS器件的互连

：器件的互连总则
在公司产品的某些单板上，有时需要在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点：

1：电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能，严重时会烧毁芯片。

2：驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造成隐患，在电源波动，受到干扰时系统就会崩溃。

3：时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。

4：选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。
对于数字电路来说，各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流；另一方面，TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件时应考虑电平之间的转换问题。

我们在电路设计中经常遇到不同的逻辑电平之间的互连，不同的互连方法对电路造成以下影响：
·对逻辑电平的影响。应保证合格的噪声容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax ≥0.4V)，并且输出电压不超过输入电压允许范围。
·对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。
·对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。

TTL和CMOS的逻辑电平关系如下图所示：

图4－1： TTL和CMOS的逻辑电平关系图

图4－2：低电压逻辑电平标准

3.3V的逻辑电平标准如前面所述有三种，实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平（类似LVCMOS输出电平），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入3.3V逻辑电平，另外，一些公司的手册中将其归纳如LVTTL的输出逻辑电平，也可以。

在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的是3.3V逻辑电平或LVTTL逻辑电平。

常用的TTL和CMOS逻辑电平分类有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD门。

其中：
3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。
3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。
注意某些5V的CMOS逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件（是LVTTL逻辑电平）不同，比如其VIH是2.31V（＝0.7×3.3V，工作于3.3V）（其实是LVCMOS逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使用时要特别注意，在设计时最好不要采用这类工作方式。
值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V的电压时，器件的输入或输出逻辑电平为3.3V的逻辑电平信号，而当它接5V电压时，输入或输出的逻辑电平为5V的逻辑电平信号，此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。
对于可编程器件（EPLD和FPGA）的互连也要根据器件本身的特点并参考本章节的内容进行处理。
以上5种逻辑电平类型之间的驱动关系如下表：

 输入

 5V TTL      3.3V /5V Tol.      3.3V TTL/CMOS      5V CMOS

输出 5V TTL √ √ ?/FONT> ?/FONT>

 3.3V TTL/CMOS      √      √      √      ?/FONT>

 5V CMOS      √      √      ?/FONT>      √

 OC/OD      上拉      上拉      上拉      上拉

上表中打钩（√）的表示逻辑电平直接互连没有问题，打星号（?/FONT>）的表示要做特别处理。

对于打星号（?/FONT>）的逻辑电平的互连情况，具体见后面说明。

一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10－1K欧的电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面推荐的接法。

从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平，5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚，优先使用其OC/OD输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。

对于其他的不能直接互连的逻辑电平，可用下列逻辑器件进行处理，详细见后面5.2到5.5节。

TI的AHCT系列器件为5V TTL输入、5V CMOS输出。

TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL）输出，也可以用双轨器件替代。

注意：不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入，一般只有带后缀A的和LVCH/LVTH系列的可以，具体可以参考其器件手册。

：5V TTL门作驱动源
·驱动3.3V TTL/CMOS
通过LVC/LVT系列器件（为TTL/CMOS逻辑电平输入，LVTTL逻辑电平输出）进行转换。
·驱动5V CMOS
可以使用上拉5V电阻的方式解决，或者使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换。

：3.3V TTL/CMOS门作驱动源
·驱动5V CMOS
使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换（3.3V TTL电平（LVTTL）与5V TTL电平可以互连）。

：5V CMOS门作驱动源
·驱动3.3V TTL/CMOS
通过LVC/LVT器件（输入是TTL/CMOS逻辑电平，输出是LVTTL逻辑电平）进行转换。

：2.5V CMOS逻辑电平的互连

随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。）

1：3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平

2.5V的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列，其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。

2：2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平

2.5V CMOS逻辑电平的VOH为2.0V，而3.3V TTL/CMOS的逻辑电平的VIH也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换，另外，使用OC/OD们加上拉电阻应该也是可以的。

EPLD和FPGA器件的逻辑电平
：概述
首先在选择可编程逻辑器件时,要找符合你所选用的ASSP的IO标准；其次，你必须考虑的是：目前，随着系统性能的不断提高，传统的TTL、LVTTL、CMOS、LVCMOS等单端接口标准越来越不能满足要求，特别是在背板方面。因为，这些单端信号的信号完整性在系统设计时很难保证，以至于导致系统的不可靠工作。这一点在时钟方面尤为重要，因为，在同步设计的今天，时钟是系统工作的基础。当然，差分信号是最好的选择，比如：LVDS、LVPECL等。但是，这些信号标准一个通道需要一对IO_PIN，这在许多应用情况下不太划算。此时，一些比较容易实现阻抗匹配的单端信号标准是较好的选择，比如：GTL、GTL+等。

：各类可编程器件接口电平要求
在设计中，若同时使用了不同工作电压等级的多个可编程器件，要注意它们之间信号的接口规范。比如，5V的器件驱动3.3V的器件时，可能会出现:当5V的高电平连到3.3V的输入时，由于大部分的CMOS的输入信号管脚都有连到电源Vcc的钳位二极管，大于3.3伏的输入高电平会使该钳位二极管出现问题。
事实上，由于有些系列的可编程器件如XILINX的XC4000XL，XC4000XV，Spartan-XL采用了特殊的技术，可以避免这种情况的发生。因此该系列的器件可以在不同工作电压之间互相连接。
对于2.5V的器件，由于可以选择相关的输入参考电压和输出的电压基准，因此可以通过相关的电压数值的选取，对照3.3V的器件来使用 。
对于某类器件，如ALTERA公司的FLEX10K系列器件，可支持多电压I/O接口，FLEX10K，FLEX10KA，FLEX10B都可以接不同电源电压系统

1、如何选择PCB板材？

选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

2、如何避免高频干扰？

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

3、在高速设计中，如何解决信号的完整性问题？

信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

4、差分布线方式是如何实现的？

差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。

5、对于只有一个输出端的时钟信号线，如何实现差分布线？

要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。

6、接收端差分线对之间可否加一匹配电阻？

接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。

7、为何差分对的布线要靠近且平行？

对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。

8、如何处理实际布线中的一些理论冲突的问题

A. 基本上, 将模/数地分割隔离是对的。
要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

B. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。
而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。

C. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。
所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

设计高频电路用电路板有许多注意事项，尤其是GHz等级的高频电路，更需要注意各电子组件pad与印刷pattern的长度对电路特性所造成的影响。最近几年高频电路与数字电路共享相同电路板，构成所谓的混载电路系统似乎有增加的趋势，类似如此的设计经常会造成数字电路动作时，高频电路却发生动作不稳定等现象，其中原因之一是数字电路产生的噪讯，影响高频电路正常动作所致。为了避免上述问题除了设法分割两电路block之外，设计电路板之前充分检讨设计构想，才是根本应有的手法，基本上设计高频电路用电路板必需掌握下列三大原则:

1.高质感。
2.不可取巧。
3.不可仓促抢时间。
　
设计高频电路板的基本常识

以下是设计高频电路板的基本常识:

(a).印刷pattern的长度会影响电路特性。

尤其是传输速度为GHz高速数字电路的传输线路，通常会使用strip line，同
时藉由调整配线长度补正传输延迟时间，其实这也意味着电子组件的设置位置对电路特性具有绝对性的影响。

(b).Ground作大better。

铜箔面整体设置ground层，而连接via的better ground则是高频电路板与高速数字电路板共同的特征，此外高频电路板最忌讳使用幅宽细窄的印刷pattern描绘ground。

(c).电子组件的ground端子，以最短的长度与电路板的ground连接。

具体方法是在电子组件的ground端子pad附近设置via，使电子组件能以最短的长度与电路板的ground连接。

(d).信号线作短配线设计。

不可任意加大配线长度，尽量缩短配线长度。

(e).减少电路之间的结合。

尤其是filter与amplifier输出入之间作电路分割非常重要，它相当于audio电路的cross talk对策。

高频电路板的设计步骤

高频电路板的设计步骤大致上可整理成如下:

1.根据外筐尺寸的限制，决定电路板的大小。

2.制作印刷电路板外形，与library的data。

3.决定高频电路单元与信号处理单元的封装位置。

基本上高频电路单元与模拟/数字信号处理单元必需分开封装，分割方式有两种分别如下:

(a).将电路板正面与反面的的高频电路单元与数字信号处理单元分开，主要原因是数字电路的噪讯很容易流入高频电路单元，高频电路单元的背面设置数字电路时，必需避免两者的封装在相同角落上。

(b).将电路板对分成高频电路单元与数字信号处理单元各占一半的场合，高频电路单元的控制信号线回绕长度如果过过长时，很容易受到数字电路噪讯的影响

4.电路板设置电子组件。

组件设置作业对设计高频电路板而言具有决定性的影响，尤其是包含ground via与连接via的面积，以及如何确保电子组件之间的space等设计非常的重要，例如电子组件之间的space设计不当的话，将招致无法设置ground via，以及无法连接via等严重后果，也就是说电子组件的配置是否适宜，会使高频电路的性能产生重大变化。

5.设计配线

除了印刷pattern的配线之外，同时还需要调整line的阻抗(impedance)，并设置ground via。

6.检查配线

完成电路板data之后必需检查设计规范(rule)，尤其是检查print out的配线是否有任何设计上的疏失，如果电路板有正、反面辨识上的需求时，可提出数据数据要求厂商制作。

设计高频电路板的四大要诀

(一).利用印刷pattern取代被动电子组件的功能

照片1是1.5GHz RF增幅器电路板封装后的外观；图1是RF增幅器的电路layout图。该电路的噪讯值为0.6～0.7dB，电路板中央部位附近设有富士通编号为FHC30 FA的HEMT(High Electron Mobility Transistor)电子组件。图1中的MS组件是表示micro strip，由于电容与线圈的功能可利用micro strip实现，因此该电路并未使用被动电子组件。例如照片1之中与HEMT gate垂直延伸的印刷pattern (简称为open stub)，就可发挥电容的功能。此外基于增幅器的稳定性必需取得等化，因此input电路整合ГOPT (NF最小点)，output电路的阻抗(impedance)则作50Ω的设计整合。由于整合用的device也是用印刷pattern形成，所以实际设计电路板时必需将长度与宽度作严谨的配合。
　

照片1 高频电路板利用印刷pattern，取代被动电子组件设计实例

图1 照片1的1.5GHz RF增幅器电路图
　
(二).电子组件沿着信号传输方向排列，降低配线长度

照片2是800MHz RF增幅器电路板封装后的外观；图2是RF增幅器的电路layout图。图2中的低噪讯Transistor电子组件使用NEC的2SC5185，由可知照片2电子组件沿着信号传输方向排列，藉此降低配线长度。

照片2 电子组件沿着信号传输方向排列，降低配线长度的设计实例

图2 照片2的800MHz RF增幅器电路图

(三).Emitter 端子附近设置ground via

如照片2所示高频Transistor组件2SC5185两个Emitter具有四只脚(pin)，由照片可看见Emitter端子，pad的附近设有ground via，此种结构一般称为mini mo del type。如果via远离pad，增幅器的特性就会产生巨大变化，严重时甚至无法获得模拟分析预期的等化与阻抗(impedance)特性。从Emitter端子到via的配线，可因micro strip line的结构而产生组件特性，有关它的影响力将在后述章节中会以模拟分析方式深入探讨。总而言之在高频电路板，电子组件ground的处理非常重要。

(四).发热电子组件可利用ground面与金属筐体散热

照片3是800MHz RF送信机后段电路板封装后的外观，由照片可看见FET的source端子附近设有许多与ground层连接的via，这些via除了可以用低阻抗与ground层连接之外，还可将高频电路的送信单元产生的热能排除进而获得散热效果。这种散热方法尤其是对不易将发热组件的热能排除时，可透过电路板的ground铜箔面，将热能导至金属筐体协助散热，如果祇是为了散热，铜箔必需有70～100μm的厚度才能发挥预期的散热效果，因此电路板上的铜箔被视为有效的散热对策之一。

照片3 800MHz RF送信机后段，电路板增加散热用via的设计实例

波长对pattern长度的相关性

*波长与波长的关系

图4是12GHz micro strip edge couple BPF电路板封装后的外观，类似如此超高频的印刷pattern重合部位，不论是长度、宽度与间隔都需作高精度的要求，如果是图2所示的电路板封装方式，基本上不可能获得预期的高频特性。主要原因是两电路板处理的信号频率差异，使得电路板的layout方式也截然不同。假设空气中或是真空中的波长为λ(mm) ，频率为f(GHZ) 时，两者的关系式如下:

表1是利用式(1)试算波长与频率的结果。

频率(GHZ) 真空中的(mm)
1 300
2.4 125
5.6 53.6
12 25
表1 空气中或的波长与频率的关系

　
照片4 12GHz的micro strip edge couple BPF电路板的设计实例

*印刷电路板上的波长比真空中的波长短

在比诱电率为 的电路板上的信号波长会变短，这种现象称为波长缩短率 ，波长缩短率可用下式表示:

例如G10玻璃环氧树脂(glass epoxy)的 为4.8，如果将该值夜代入式(2)便可求得波长缩短率:

假设800MHz的信号，空间波长为375nm，则玻璃环氧树脂电路板上的波长会缩短为:

375×0.456=171nm

*实际波长可用实效比诱电率计算

实际电路板若是由micro strip line构成的场合，由于电界会外漏至诱电体电路板外面临造成诱电率下降，该诱电率称为实效比诱电率。电路板上的缩短率SPCB 可用下式表示:
　

表2是1GHz常用的CEM-3与12GHz BS converter常用的PPO，利用MEL的SNAP高频仿真器计算两者实效比诱电率的结果；表3是根据实效比诱电率的计算结果，计算1G Hz与12GHz信号在印刷电路板上的波长。根据仿真分析结果显示传至印刷pattern的高频信号波长，对电路板的材质具有很高的相关性。
诱电体的厚度(t=mm) 实效比诱电率( εr ) 特性阻抗 Zo ( Ω ) Line宽度 W(mm)
0.6 3.246 50.07 1.143
1 3.256 50.08 1.92
(a)CEM-3, εr = 4.3,铜箔厚度18μm，频率1GHz

诱电体的厚度(t=mm) 实效比诱电率( εr ) 特性阻抗 Zo ( Ω ) Line宽度 W(mm)
0.6 2.591 50.06 1.396
1 2.669 50.06 2.289
(b)PPO,εr = 3.2 ,铜箔厚度18μm，频率10GHz

表2 典型的两种印刷电路板的实效比诱电率

频率 空间波长(λair) 电路板上的波长
(GHz) SPCB (mm) SPCB / 4(mm)
1 300 166.5
41.6
12　 15.5 3.9

表3 电路板上与空气中的波长差异

1、3点以上连线，尽量让线依次通过各点，便于测试，线长尽量短，如下图（按前一种）：
2、引脚之间尽量不要放线，特别是集成电路引脚之间和周围。
3、不同层之间的线尽量不要平行，以免形成实际上的电容。
4、布线尽量是直线，或45度折线，避免产生电磁辐射。
5、地线、电源线至少10-15mil以上（对逻辑电路）。
6、尽量让铺地多义线连在一起，增大接地面积。线与线之间尽量整齐。
7、注意元件排放均匀，以便安装、插件、焊接操作。文字排放在当前字符层，位置合理，注意朝向，避免被遮挡，便于生产。
8、元件排放多考虑结构，贴片元件有正负极应在封装和最后标明，避免空间冲突。
9、目前印制板可作4—5mil的布线，但通常作6mil线宽，8mil线距，12/20mil焊盘。布线应考虑灌入电流等的影响。
10、功能块元件尽量放在一起，斑马条等LCD附近元件不能靠之太近。
11、过孔要涂绿油（置为负一倍值）。
12、电池座下最好不要放置焊盘、过空等，PAD和VIL尺寸合理。
13、布线完成后要仔细检查每一个联线（包括NETLABLE）是否真的连接上（可用点亮法）。
14、振荡电路元件尽量靠近IC，振荡电路尽量远离天线等易受干扰区。晶振下要放接地焊盘。
15、多考虑加固、挖空放元件等多种方式，避免辐射源过多。
16、设计流程：
A：设计原理图；
B：确认原理；
C：检查电器连接是否完全；
D：检查是否封装所有元件，是否尺寸正确；
E：放置元件；
F：检查元件位置是否合理（可打印1：1图比较）；
G：可先布地线和电源线；
H：检查有无飞线（可关掉除飞线层外其他层）；
I：优化布线；
J：再检查布线完整性；
K：比较网络表，查有无遗漏；
L：规则校验，有无不应该的错误标号；
M：文字说明整理；
N：添加制板标志性文字说明；
O：综合性检查。

随着PCB 系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题（SI），以及EMI，EMC 的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI，EMC，EMI 的问题。本文根据以往的一些经验在以下几个方面对高速PCB 的设计提出一些看法，希望对各位同事能有所帮助。

电源在系统设计中的重要性
不同传输线路的设计规则
电磁干扰的产生以及避免措施

二：电源的完整性
1． 供电电压的压降问题。
随着芯片工艺的提高，芯片的内核电压及IO 电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V的压降都是不允许的，比如说ADI 公司的TS201 内核电压只有1.2V，内核供电电流要2.68A，如果路径上有0.1 欧姆的电阻，电压将会有0.268V 的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。

a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1 和图2 的比较，很明显图2 中选择的热焊盘要强于图1。
b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1 所示。

（表1）
1 oz.铜即35 微米厚，2 oz.70 微米, 类推
举例说，线宽0.025 英寸，采用2 oz.盎斯的铜，而允许温升30 度，
那查表可知， 最大安全电流是 4.0A 。

2． 同步开关噪声的问题。
同步开关噪声（Simultaneous Switch Noise，简称SSN）是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi 噪声。开关速度越快，瞬间电流变化越显著，电流回路上的电感越大，则产生的SSN 越严重。基本公式为：
VSSN=N·LLoop·(dI/dt) 公式1。

其中I 指单个开关输出的电流，N 是同时开关的驱动端数目，LLoop为整个回流路径上的电感，而VSSN就是同步开关噪声的大小。

如果是由于封装电感而引起地平面的波动，造成芯片地和系统地不一致，芯片的地被抬高这种现象我们称为地弹（Groundbounce）。同样，如果是由于封装电感引起的芯片和系统电源被降低，就称为电源反弹（PowerBounce）。如果芯片内部多个驱动同时开关时，会造成很大的芯片电源电压的压降和地平面的抬高，从而造成芯片的驱动能力的降低，电路速度会减慢。由公式1 可知减小回路电感可以减小VSSN，其中回路电感包括芯片管脚的寄生电感，芯片内部电源和芯片内部地的电感，系统的电源和地的电感，以及信号线自身的电感，这四部分组成。所以见小VSSN 的办法主要有以下几种方式。

a : 降低芯片内部驱动器的开关速率和同时开关的数目，以减小di/dt，不过这种方式不现实，因为电路设计的方向就是更快，更密。
b : 降低系统供给电源的电感，高速电路设计中要求使用单独的电源层，并让电源层和地平面尽量接近。
c :降低芯片封装中的电源和地管脚的电感，比如增加电源/地的管脚数目，减短引线长度，尽可能采用大面积铺铜。
d :增加电源和地的互相耦合电感也可以减小回路总的电感，因此要让电源和地的管脚成对分布，并尽量靠近。

3. 地的分割原则
   任何一根信号线中的电流都要通过和它临近的地平面来回到它的驱动端，所以我们进行地的分割的时候要避免避免割断高速信号的回留路径，如下图所示：

上面的信号回路的电流不得不绕过分割槽，这样会产生很多相关的EMI 问题，以及会给信号线的阻抗匹配产生影响。

三：不同传输线路的设计规则

根据信号线所处印制版中的层叠位置可以将信号线分为微带线和带状线，其中微带线是指在PCB 的表层所走的线，有一层介质和它相临，信号传输速度较带状线要快，带状线在PCB 的内层，有两层介质相临，信号传输速度比微带线要慢，但是EMI，EMC 以及串扰等性能要好的多，所以建议高速信号都走成带状线。

根据信号线传输信号的方式最常见的有两种方式包括单端线和差分线。其中影响单端线传输性能的包括信号的反射和串扰。差分线虽然噪声免疫，但对阻抗控制，差分对间的线长要有严格的控制。下面分别对影响单端线和差分线性能的因素进行一下分析。

1． 单端线反射的形成以及消除办法
我们知道如果源端的阻抗和终端的阻抗相匹配那么信号的功率将会是最大，如果终端和源端阻抗不匹配则将会引起信号的反射，部分信号还会辐射出去造成EMI 问题。

那么什么时候反射不用考虑，什么时候不得不考虑呢？如图

所示，假设信号从源端由高电平变为低电平传输出去，信号传输延时为Tp，（有的文档将沿跳变时间<=四分之一Tp 做为把信号线看成微波中传输线的条件）如果2Tp 小于信号沿的跳边时间的话，反射因素就不用考虑，因为不会影响电平的判断，只会使沿的跳变不规则。相反的如果2Tp 大于信号沿跳变的时间，那么反射会在发射端形成振铃现象，会影响到电平的判断，所以要考虑影响。信号线在介质中的传输速度为：

公式2
公式2 为信号线为带状线时的传输公式。当信号线为微带线时，传输的介电常数的计算公式为：

公式3
如果信号线过长则反射因素就不得不考虑。解决的办法可以在线上串一个小欧姆阻值的电阻，还可以并一个小容值的电容，不过这种方法不太现实。图5 为串联电阻之前的波形，图6 为串联电阻之后的波形。

2． 影响信号间串扰的因素及解决办法。
串扰是信号传输中常见的问题，有些说法只要控制间距是线宽的3 倍就可以了，也就是常说的3W 原则，这种说法只是说间距越大越好，但还是不够全面。

由上图可知除了和线间距D 有关，还和走线层和参考平面的高度H有关。D 越大越好，H 越小越好。随着PCB 的密度越来越高，有时候不能满足3W 原则，这就要根据系统的实际情况，看多大的串扰能够忍受，另外由于工艺的原因H 也不能太小，一般都不要小于5mil。

3． 差分线阻抗匹配和走线应注意事项
现今LVDS 走线越来越流行，主要原因是因为它是采用一对线对一个信号进行传输，其中一根上传输正信号，另一根上传输相反的电平，在接收端相减，这样可以把走线上的共模噪声消除。另外就是因为它的低功耗，LVDS 一般都采用电流驱动，电压幅度才350mvpp。

当然它也有缺点就是需要2 倍宽度的走线数来传输数据。
差分线一般传输信号的速度都比较快，所以要进行严格的阻抗控制，一般都控制在100 欧姆。下图为一个差分传输模型，其中Z11和Z22 分别为两跟信号线的特性阻抗，K 为另外一跟线对自己的耦合系数。I 为线上的电流。

1 线上任意一点的电压为V1=Z11i1+Z11i1K
2 线上任意一点的电压为 V2=Z22i2+Z22i2K 因为Z11=Z22=Z0，
i1=-i2,所以V1 和V2 大小相等方向相反。所以差分阻抗为
Zdiff=2Z0（1-K） 公式4
由公式4 可知差分阻抗不仅和单跟线的特性阻抗Z0 有关，还和耦合系数K 有关，所以调整线宽，间距，介电常数，电介质厚度，都会影响到差分阻抗。

另外差分线大多应用在源同步时钟系统当中，这就要求数据线和时钟线的长度要匹配，类外由差分线自身的特性要求一对之间的两跟线要匹配。下图上面的为等长的理想的差分线在接收端的情形。可以看到两跟线完全等延时，再相减之后不会出现误码。而下面的图为其中一跟线的延时比另一跟要长的情形，这样再相减误码很容易产生。

图12
由于布线工具和器件本身以及工艺的原因很难做到没一对线和对与对之间的线都匹配，至于相差多少合适，并没有严格的公式，即使有也要具体情况具体分析，不可能都使用。根据以往的调试经验当信号工作在500MHZ~~800MHZ 之间时，对内相差80mil，对间和时钟相差+-250mil，不会出现问题。（仅做参考）。

四：电磁干扰的产生及避免措施

EMI 即电磁辐射是很常见的问题，主要减少电磁辐射的办法有以下几种方法：
a ：屏蔽。在比较敏感或高速的信号周围用地平面进行屏蔽，每格1000mil 打一个地孔。
b ：避免或减小信号的环路面积。由电磁场理论可知变化的电场产生变化的磁场，当开关频率很高的时候，会由环路向外辐射电磁能量，也容易接收外面的磁场，就象是一个天线，所以应该尽量避免。
c ：做好电源的滤波。滤波的器件主要包括磁珠和电容。磁珠类似带通滤波器，可以抑制高频，选择不同容值的电容可以针对不同频率的滤波起到旁路作用。

五：总结

随着PCB 密度，速度的提高，以及工艺方面的限制，信号完整性问题，以及电磁兼容问题会越来越突出，但只要我们依据一定的设计准则，通过一些仿真软件比如说Hyperlynx，还是可以把高速设计问题很好的解决。

　　如果信号的频率超过了300MHz (在数字电路中)和100MHz (在模拟电路中) ，就被认为是高频信号。在此频率工作时，印制电路板上很短的导线也被看作是传输线。
　　导线或印制电路板达到以下长度"I" (以米为单位)时，则被看作是传输线式中,fupper 为信号的最高频率( MHz) 。I>3MHz：f
　　这样的传输线具有一定的阻抗，叫做"波阻抗"。宽导线比窄导线的波阻抗要小，同样，离地较近的导线比离地较远的导线波阻抗小。如果传输线的波阻抗与电源和/或负载的波阻抗不匹配，就会产生反射。反射会引起带宽的减小和脉冲上升时间、下降时间的增加。所以，对于高频脉冲信号电路，一定要准确设计印制电路板，以消除这两种不匹配。
　　传输线的延迟时间约为5 - 10ns/m ，如果线路不匹配，上升时间就会增加到传输线延迟时间的若干倍。粗略地估算，可能为10 - 100ns/m 或0. 1 - 1. 0ns/cm 。
　　如果R L « Zo ， 导线呈现电感性;如果 R L » Zo ， 导线呈现电容性。式中， R s 为电源阻抗; R L 为负载阻抗jZ。为传输线的波阻抗。所以，导线阻抗必须和电源阻抗以及负载阻抗相匹配。如果阻抗匹配，在有用的频率范围内，导线几乎不会造成任何明显的振幅衰减。然而，对于较短的导线，阻抗匹配时常很困难，导线或是呈现电容性，或是呈现电感性。此时，印制电路板设计者必须根据电容性或电感性哪个更好而进行选择。
　　地线和电源线在高频应用中也扮演着重要的角色。这是因为在高频元器件中，从电源线流出的电流会反馈到地，例如尖峰电流。直流电源的电压不能保持连续，这对电路性能会造成极大的影响。所以，作为一个基本规则，电源线必须尽可能的短。
　　以下是高频电路设计时非常有用的准则:
　　1)使用一片地或是很大的接地表面作为地线;
　　2) 使用宽电源线;
　　3) 地线和电源线彼此应当很近，且平行;
　　4) 在地与电源之间放置一个去搞电容;
　　5) 在高速脉冲系统中，由于趋肤效应和电介质损耗会随着导线长度增加而按比例增加，所以导线应当尽可能短;
　　6) 对于大尺寸的印制电路板，介电质损耗格外重要。因此，使用印制电路板时要注意是否有合适的高频范围;
　　7) 判定哪一种寄生元件(电容和电感)危害性更大，并以此为依据进行布线;
　　8) 当寄生电容可能使电路性能变差时，可为其提供一个地线连接(直接接地或通过一个电容接地);
　　9) 保持所有不匹配的线尽可能短，否则上升时间会增加到1ns/cm。

如何提高抗干扰能力和电磁兼容性？
1、 下面的一些系统要特别注意抗电磁干扰：
(1) 微控制器时钟频率特别高，总线周期特别快的系统。
(2) 系统含有大功率，大电流驱动电路，如产生火花的继电器，大电流开关等。
(3) 含微弱模拟信号电路以及高精度A/D变换电路的系统。
2、 为增加系统的抗电磁干扰能力采取如下措施：
(1) 选用频率低的微控制器：
选用外时钟频率低的微控制器可以有效降低噪声和提高系统的抗干扰能力。同样频率的方波和正弦波，方波中的高频成份比正弦波多得多。虽然方波的高频成份的波的幅度，比基波小，但频率越高越容易发射出成为噪声源，微控制器产生的最有影响的高频噪声大约是时钟频率的3倍。
(2) 减小信号传输中的畸变
微控制器主要采用高速CMOS技术制造。信号输入端静态输入电流在1mA左右，输入电容10PF左右，输入阻抗相当高，高速CMOS电路的输出端都有相当的带载能力，即相当大的输出值，将一个门的输出端通过一段很长线引到输入阻抗相当高的输入端，反射问题就很严重，它会引起信号畸变，增加系统噪声。当Tpd＞Tr时，就成了一个传输线问题，必须考虑信号反射，阻抗匹配等问题。
信号在印制板上的延迟时间与引线的特性阻抗有关，即与印制线路板材料的介电常数有关。可以粗略地认为，信号在印制板引线的传输速度，约为光速的1/3到1/2之间。微控制器构成的系统中常用逻辑电话元件的Tr（标准延迟时间）为3到18ns之间。
在印制线路板上，信号通过一个7W的电阻和一段25cm长的引线，线上延迟时间大致在4~20ns之间。也就是说，信号在印刷线路上的引线越短越好，最长不宜超过25cm。而且过孔数目也应尽量少，最好不多于2个。
当信号的上升时间快于信号延迟时间，就要按照快电子学处理。此时要考虑传输线的阻抗匹配，对于一块印刷线路板上的集成块之间的信号传输，要避免出现Td＞Trd的情况，印刷线路板越大系统的速度就越不能太快。
用以下结论归纳印刷线路板设计的一个规则：
信号在印刷板上传输，其延迟时间不应大于所用器件的标称延迟时间。
(3) 减小信号线间的交叉干扰：
A点一个上升时间为Tr的阶跃信号通过引线AB传向B端。信号在AB线上的延迟时间是Td。在D点，由于A点信号的向前传输，到达B点后的信号反射和AB线的延迟，Td时间以后会感应出一个宽度为Tr的页脉冲信号。在C点，由于AB上信号的传输与反射，会感应出一个宽度为信号在AB线上的延迟时间的两倍，即2Td的正脉冲信号。这就是信号间的交叉干扰。干扰信号的强度与C点信号的di/at有关，与线间距离有关。当两信号线不是很长时，AB上看到的实际是两个脉冲的迭加。
CMOS工艺制造的微控制由输入阻抗高，噪声高，噪声容限也很高，数字电路是迭加100~200mv噪声并不影响其工作。若图中AB线是一模拟信号，这种干扰就变为不能容忍。如印刷线路板为四层板，其中有一层是大面积的地，或双面板，信号线的反面是大面积的地时，这种信号间的交叉干扰就会变小。原因是，大面积的地减小了信号线的特性阻抗，信号在D端的反射大为减小。特性阻抗与信号线到地间的介质的介电常数的平方成反比，与介质厚度的自然对数成正比。若AB线为一模拟信号，要避免数字电路信号线CD对AB的干扰，AB线下方要有大面积的地，AB线到CD线的距离要大于AB线与地距离的2~3倍。可用局部屏蔽地，在有引结的一面引线左右两侧布以地线。
(4) 减小来自电源的噪声
电源在向系统提供能源的同时，也将其噪声加到所供电的电源上。电路中微控制器的复位线，中断线，以及其它一些控制线最容易受外界噪声的干扰。电网上的强干扰通过电源进入电路，即使电池供电的系统，电池本身也有高频噪声。模拟电路中的模拟信号更经受不住来自电源的干扰。
(5) 注意印刷线板与元器件的高频特性
在高频情况下，印刷线路板上的引线，过孔，电阻、电容、接插件的分布电感与电容等不可忽略。电容的分布电感不可忽略，电感的分布电容不可忽略。电阻产生对高频信号的反射，引线的分布电容会起作用，当长度大于噪声频率相应波长的1/20时，就产生天线效应，噪声通过引线向外发射。
印刷线路板的过孔大约引起0.6pf的电容。
一个集成电路本身的封装材料引入2~6pf电容。
一个线路板上的接插件，有520nH的分布电感。一个双列直扦的24引脚集成电路扦座，引入4~18nH的分布电感。
这些小的分布参数对于这行较低频率下的微控制器系统中是可以忽略不计的；而对于高速系统必须予以特别注意。
(6) 元件布置要合理分区
元件在印刷线路板上排列的位置要充分考虑抗电磁干扰问题，原则之一是各部件之间的引线要尽量短。在布局上，要把模拟信号部分，高速数字电路部分，噪声源部分（如继电器，大电流开关等）这三部分合理地分开，使相互间的信号耦合为最小。
G 处理好接地线
印刷电路板上，电源线和地线最重要。克服电磁干扰，最主要的手段就是接地。
对于双面板，地线布置特别讲究，通过采用单点接地法，电源和地是从电源的两端接到印刷线路板上来的，电源一个接点，地一个接点。印刷线路板上，要有多个返回地线，这些都会聚到回电源的那个接点上，就是所谓单点接地。所谓模拟地、数字地、大功率器件地开分，是指布线分开，而最后都汇集到这个接地点上来。与印刷线路板以外的信号相连时，通常采用屏蔽电缆。对于高频和数字信号，屏蔽电缆两端都接地。低频模拟信号用的屏蔽电缆，一端接地为好。
对噪声和干扰非常敏感的电路或高频噪声特别严重的电路应该用金属罩屏蔽起来。
(7) 用好去耦电容。
好的高频去耦电容可以去除高到1GHZ的高频成份。陶瓷片电容或多层陶瓷电容的高频特性较好。设计印刷线路板时，每个集成电路的电源，地之间都要加一个去耦电容。去耦电容有两个作用：一方面是本集成电路的蓄能电容，提供和吸收该集成电路开门关门瞬间的充放电能；另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容为0.1uf的去耦电容有5nH分布电感，它的并行共振频率大约在7MHz左右，也就是说对于10MHz以下的噪声有较好的去耦作用，对40MHz以上的噪声几乎不起作用。
1uf，10uf电容，并行共振频率在20MHz以上，去除高频率噪声的效果要好一些。在电源进入印刷板的地方和一个1uf或10uf的去高频电容往往是有利的，即使是用电池供电的系统也需要这种电容。
每10片左右的集成电路要加一片充放电电容，或称为蓄放电容，电容大小可选10uf。最好不用电解电容，电解电容是两层溥膜卷起来的，这种卷起来的结构在高频时表现为电感，最好使用胆电容或聚碳酸酝电容。
去耦电容值的选取并不严格，可按C=1/f计算；即10MHz取0.1uf，对微控制器构成的系统，取0.1~0.01uf之间都可以。
3、 降低噪声与电磁干扰的一些经验。
(1) 能用低速芯片就不用高速的，高速芯片用在关键地方。
(2) 可用串一个电阻的办法，降低控制电路上下沿跳变速率。
(3) 尽量为继电器等提供某种形式的阻尼。
(4) 使用满足系统要求的最低频率时钟。
(5) 时钟产生器尽量靠近到用该时钟的器件。石英晶体振荡器外壳要接地。
(6) 用地线将时钟区圈起来，时钟线尽量短。
(7) I/O驱动电路尽量靠近印刷板边，让其尽快离开印刷板。对进入印制板的信号要加滤波，从高噪声区来的信号也要加滤波，同时用串终端电阻的办法，减小信号反射。
(8) MCD无用端要接高，或接地，或定义成输出端，集成电路上该接电源地的端都要接，不要悬空。
(9) 闲置不用的门电路输入端不要悬空，闲置不用的运放正输入端接地，负输入端接输出端。
(10) 印制板尽量使用45折线而不用90折线布线以减小高频信号对外的发射与耦合。
(11) 印制板按频率和电流开关特性分区，噪声元件与非噪声元件要距离再远一些。
(12) 单面板和双面板用单点接电源和单点接地、电源线、地线尽量粗，经济是能承受的话用多层板以减小电源，地的容生电感。
(13) 时钟、总线、片选信号要远离I/O线和接插件。
(14) 模拟电压输入线、参考电压端要尽量远离数字电路信号线，特别是时钟。
(15) 对A/D类器件，数字部分与模拟部分宁可统一下也不要交叉。
(16) 时钟线垂直于I/O线比平行I/O线干扰小，时钟元件引脚远离I/O电缆。
(17) 元件引脚尽量短，去耦电容引脚尽量短。
(18) 关键的线要尽量粗，并在两边加上保护地。高速线要短要直。
(19) 对噪声敏感的线不要与大电流，高速开关线平行。
(20) 石英晶体下面以及对噪声敏感的器件下面不要走线。
(21) 弱信号电路，低频电路周围不要形成电流环路。
(22) 任何信号都不要形成环路，如不可避免，让环路区尽量小。
(23) 每个集成电路一个去耦电容。每个电解电容边上都要加一个小的高频旁路电容。
(24) 用大容量的钽电容或聚酷电容而不用电解电容作电路充放电储能电容。使用管状电容时，外壳要接地。

　　摘要 主要讨论了高速电路板的典型结构和设计的布线要点，为设计者提供了一套实用的参考资料，使设计满足实际生产工艺要求。

　　1 引言

　　无线网络、卫星通讯的日益发展，信息产品走向高速与高频化， 电子设备的设计趋势也向高频化发展，卫星系统、移动电话接收基站等通信产品都必须用到高频PCB来支撑整个设备系统。怎样利用PCB的布线来保证整个高频系统实施是设计关键。目前约50％ 的设计的时钟频率超过50MHz，将近20％ 的设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号完整性问题，当系统工作时钟达到120MHz时，除非使用高速电路设计技术，否则基于传统方法设计的PCB将无法满足系统稳定工作的要求，达不到系统的可靠性。

　　1.1 印制电路板的高频基板材料

　　1.1.1 高频基板材料的基本特性

　　高频基板材料的介电常数(Dk)，必须小而且很稳定，通常是越小越好，信号的传送速率与材料介电常数的平方根成反比，高介电常数容易造成信号传输延迟；介质损耗(Df)必须小，这主要影响到信号传送的品质，介质损耗越小使信号损耗也越小；基板与铜箔的热膨胀系数尽量一致，因为不一致会在冷热变化中造成铜箔分离；基板的吸水性要低、吸水性高就会在受潮时影响介电常数与介质损耗；其它耐热性、抗化学性、冲击强度、剥离强度等也必须良好。

　　1.1.2 三种高频基板物性

　　现阶段所使用的环氧树脂、PPO树脂和氟系树脂这三大类高频基板材料，以环氧树脂成本最便宜，而氟系树脂最昂贵：而以介电常数、介质损耗、吸水率和频率特性考虑，氟系树脂最佳，环氧树脂较差。当产品应用的频率高过10GHz时，只有氟系树脂印制板才能适用。

　　表1 三种高频基板物性比较表

　　表1表示三种高频基板物性比较表，氟系树脂高频基板性能远高于其它基板，但其不足之处除成本高外是刚性差及热膨胀系数较大。对于聚四氟乙烯(PTFE)而言，为改善性能用大量无机物(如二氧化硅SiO2)或玻纤布作增强填充材料，来提高基材刚性及降低其热膨胀性。另外因聚四氟乙烯树脂本身的分子惰性，造成不容易与铜箔结合性差，因此更需与铜箔结合面的特殊表面处理。处理方法上有聚四氟乙烯表面进行化学蚀刻或等离子体蚀刻，增加表面粗糙度和活性或者在铜箔与聚四氟乙烯树脂之间增加一层粘合膜层提高结合力，但可能对介质性能有影响。

　　2 高速印制电路板的设计要点

　　2.1 避免高速电路的传输效应

　　2.1.1 高速电路的传输效应

　　通常认为如果数字逻辑电路的频率达到或者超过45MHz-50MHz，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此，通常规定如果线传播延时大于1/2数字信号驱动端的上升时间， 则认为此类信号是高速信号并产生传输线效应。因此必须避免传输线效应，防止原逻辑电路信号被叠加或相抵消而改变。

　　2.1.2 严格控制关键网线的走线长度

　　如果设计中有高速跳变的前后沿时间,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则：如果采用CMOS或TTL电路进行设计，工作频率小于10MHz.布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准，就存在传输线的问题。

　　2.1.3 合理规划走线的拓扑结构

　　解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时，除非走线分支长度保持很短.否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下，PCB走线采用两种基本拓扑结构，即菊花链(daisychain)布线和星形(star)分布。 对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面，菊花链走线效果最好 但这种走线方式布通率最低，不容易100％布通。在实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <= Trt*0.1。例如，高速TTL电路中的分支端长度应小于1.5英寸 这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。

　　对于星形拓扑结构，布线从驱动端开始.平行到达各接受端，可以有效的避免时钟信号的不同步问题。2.1.4 抑止电磁干扰解决信号完整性问题将改善PCB板的电磁兼容性(EMC) ，其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外，使电路扳的最外层信号的密度最小也是减少电碰辐射的好方法，这种方法可采用“表面积层”技术“Build-up”设计制作PCB来实现。表面积层通过在普通工艺PCB上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现，电阻和电容可埋在表层下，单位面积上的走线密度会增加近一倍，因而可降低PCB的体积。另外还可以利用严格的阻抗和叠层设计来控制线宽、线间距。减少信号传输线带来的效应。

　　2.2 高速印制电路板的布线设计要点

　　2.2.1 多层布线

　　一个好的叠层结构是对大多数信号整体性问题和EMC问题的最好防范措施，而高速电路往往集成度较高，布线密度大，采用多层板既是布线的必需，也是降低干扰的有效手段。有资料显示同种材料时四层板要比双面板的噪声低20dB。高速信号的布线麻应安排在同一对信号层内；除非遇到因SMT器件的连接而不得不违反这一原则。一种信号的所有走线都应有共同的返回路径(即地线层)。

　　相邻布线的两个信号层看成一对，元件驱动和接收信号的接地连接最好能够直接连接到与信号布线层相邻的层面。表层布线宽度按英寸计，应小于按纳秒计的驱动器上升时间的三分之一(例如： 高速TTL的布线宽度为1英寸)。如果是多电源供电，在各个电源金属线之间必须铺设地线层使它们隔开。不能形成电容，以免导致电源之问的AC耦合。

　　高速模拟器件对数字噪音比较敏感，因此在兼具模拟和数字功能的印制电路板上，电源层通常是分离的，使用分离的电源层时，务必注意不要将数字电路的电源层和模拟电路的电源层重叠在一起。模拟和数字电源层的分离用于隔离彼此之间的电流，一旦出现电源层的重叠，就将造成电容的耦合，从而失去隔离的作用。

　　2.2.2 引线

　　高速印制电路板上的引线尽量用直线， 需要转折可采用45°折线或圆弧转折，可减少高频信号对外的发射和相互之间的耦合。

　　高频电路器件的管脚间引线越短越好，引线越长，带来的分布电感和电容值越大，会影响系统的高频信号的传输，同时也会改变电路的特性阻抗，导致系统发生反射、震荡等。

　　注意避免高速电路信号线的平行走线，而造成的“交叉干扰”，若无法避免，可在平行信号线的反面布置大面积“地”来大幅度减少干扰 在相邻的两个层，走线方向一定取为互相垂直。

　　各类信号线不能形成环路，如果产生环路电路，将在系统中产生很大的干扰。高速信号布线应尽量避免分枝或形成树桩，而导致的信号反射和过冲。采用菊花链布线可有效避免环路的形成，降低对信号的影响。对双面板而言，电源线靠近信号线。

　　2.2.3 布置旁路电容

　　所有的系统都会遇到噪音问题. 电源层单独无法消除线路噪音，每个集成电路块的附近应设置一个或几个高频去耦电容。通常情况下1uF-10uF 电容放置在印制电路板的电源输入 ，而0.01-0.1uF电容则放置在印制电路板的每个有源器件的电源引脚和接地引脚上。这里旁路电容充当的是滤波器的角色.大电容(≈ 1OuF)放置在印制电路板的电源输入上,用以滤波通常由电路板外产生的较低频信号(比如60Hz线路频率)。印制电路板上有源器件产生的噪音谐波范围在100MHz以上。每个芯片上放置的旁路电容(0.1uF)通常比印制电路板间的电容小得多。

　　2.2.4 过孔设计

　　高速印制电路板上元件连接过程中所用到的镀通孔越少越好，据测，一个镀通孔可带来约0.5pF的分布电容，导致电路的延时明显增加。

　　镀通孔的设计应注意以下几点：选择合理尺寸的镀通孔.如从4层到10层的电路板常选择10mil/20mii(钻孔/焊盘)或16mil/30mil的镀通孔较好，对于高密度的小尺寸的电路板可使用8mil/18mil的镀通孔。对于电源或地线的镀通孔则可以考虑使用较大尺寸，以减少阻抗。

　　根据上图公式可得，印制电路板的厚度越小可减少镀通孔的寄生电容，减少对信号的不利影响 信号线尽量走同一层，减少镀通孔。

　　电源和地的管脚要就近放置镀通孔，而镀通孔与管脚间的引线越短越好，以减少电感的产生 在信号换层的镀通孔附近放置一些接地的镀通孔，为信号提供最近的回路。

　　表2 旁路电容类型

　　3 总结

　　随着科技的发展，高频电路在电子产品中使用也越趋频繁，根据不同的需要，利用各种软件对高速印制电路板进行设计及布线，这里针对其中的主要注意事项，作了分析说明，为实现高速系统提供了理论与实施的可能性。根据实际情况与相关标准规范，结合使用工艺要求.另外还要考虑成本耗材，从整体上考虑，才可设计出经济实用的高速印制电路板。

第一篇 掌握IC封装的特性以达到最佳EMI抑制性能

将去耦电容直接放在IC封装内可以有效控制EMI并提高信号的完整性，本文从IC内部封装入手，分析EMI的来源、IC封装在EMI控制中的作用，进而提出11个有效控制EMI的设计规则，包括封装选择、引脚结构考虑、输出驱动器以及去耦电容的设计方法等，有助于设计工程师在新的设计中选择最合适的集成电路芯片，以达到最佳EMI抑制的性能。
现有的系统级EMI控制技术包括：
（1） 电路封闭在一个Faraday盒中(注意包含电路的机械封装应该密封)来实现EMI屏蔽；
（2） 电路板或者系统的I/O端口上采取滤波和衰减技术来实现EMI控制；
（3） 现电路的电场和磁场的严格屏蔽，或者在电路板上采取适当的设计技术严格控制PCB走线和电路板层(自屏蔽)的电容和电感，从而改善EMI性能。
EMI控制通常需要结合运用上述的各项技术。一般来说，越接近EMI源，实现EMI控制所需的成本就越小。PCB上的集成电路芯片是EMI最主要的能量来源，因此如果能够深入了解集成电路芯片的内部特征，可以简化PCB和系统级设计中的EMI控制。
PCB板级和系统级的设计工程师通常认为，它们能够接触到的EMI来源就是PCB。显然，在PCB设计层面，确实可以做很多的工作来改善EMI。然而在考虑EMI控制时，设计工程师首先应该考虑IC芯片的选择。集成电路的某些特征如封装类型、偏置电压和芯片的工艺技术(例如CMOS、ECL、TTL)等都对电磁干扰有很大的影响。本文将着重讨论这些问题，并且探讨IC对EMI控制的影响。

1、EMI的来源
数字集成电路从逻辑高到逻辑低之间转换或者从逻辑低到逻辑高之间转换过程中，输出端产生的方波信号频率并不是导致EMI的唯一频率成分。该方波中包含频率范围宽广的正弦谐波分量，这些正弦谐波分量构成工程师所关心的EMI频率成分。最高EMI频率也称为EMI发射带宽，它是信号上升时间而不是信号频率的函数。计算EMI发射带宽的公式为：
F=0.35/Tr
其中：F是频率，单位是GHz；Tr是单位为ns(纳秒)的信号上升时间或者下降时间。
从上述公式中不难看出，如果电路的开关频率为50MHz，而采用的集成电路芯片的上升时间是1ns，那么该电路的最高EMI发射频率将达到350MHz，远远大于该电路的开关频率。而如果IC的上升时间为500ps，那么该电路的最高EMI发射频率将高达700MHz。众所周知，电路中的每一个电压值都对应一定的电流，同样每一个电流都存在对应的电压。当IC的输出在逻辑高到逻辑低或者逻辑低到逻辑高之间变换时，这些信号电压和信号电流就会产生电场和磁场，而这些电场和磁场的最高频率就是发射带宽。电场和磁场的强度以及对外辐射的百分比，不仅是信号上升时间的函数，同时也取决于对信号源到负载点之间信号通道上电容和电感的控制的好坏，在此，信号源位于PCB板的IC内部，而负载位于其它的IC内部，这些IC可能在PCB上，也可能不在该PCB上。为了有效地控制EMI，不仅需要关注IC芯片自身的电容和电感，同样需要重视PCB上存在的电容和电感。
当信号电压与信号回路之间的耦合不紧密时，电路的电容就会减小，因而对电场的抑制作用就会减弱，从而使EMI增大；电路中的电流也存在同样的情况，如果电流同返回路径之间耦合不佳，势必加大回路上的电感，从而增强了磁场，最终导致EMI增加。换句话说，对电场控制不佳通常也会导致磁场抑制不佳。用来控制电路板中电磁场的措施与用来抑制IC封装中电磁场的措施大体相似。正如同PCB设计的情况，IC封装设计将极大地影响EMI。
电路中相当一部分电磁辐射是由电源总线中的电压瞬变造成的。当IC的输出级发生跳变并驱动相连的PCB线为逻辑“高”时，IC芯片将从电源中吸纳电流，提供输出级所需的能量。对于IC不断转换所产生的超高频电流而言，电源总线始于PCB上的去耦网络，止于IC的输出级。如果输出级的信号上升时间为1.0ns，那么IC要在1.0ns这么短的时间内从电源上吸纳足够的电流来驱动PCB上的传输线。电源总线上电压的瞬变取决于电源总线路径上的电感、吸纳的电流以及电流的传输时间。电压的瞬变由下面的公式所定义：
V=Ldi/dt，
其中：L是电流传输路径上电感的值；di表示信号上升时间间隔内电流的变化；dt表示电流的传输时间(信号的上升时间)。
由于IC管脚以及内部电路都是电源总线的一部分，而且吸纳电流和输出信号的上升时间也在一定程度上取决于IC的工艺技术，因此选择合适的IC就可以在很大程度上控制上述公式中提到的所有三个要素。

2、IC封装在电磁干扰控制中的作用
IC封装通常包括：硅基芯片、一个小型的内部PCB以及焊盘。硅基芯片安装在小型的PCB上，通过绑定线实现硅基芯片与焊盘之间的连接，在某些封装中也可以实现直接连接。小型PCB实现硅基芯片上的信号和电源与IC封装上的对应管脚之间的连接，这样就实现了硅基芯片上信号和电源节点的对外延伸。贯穿该IC的电源和信号的传输路径包括：硅基芯片、与小型PCB之间的连线、PCB走线以及IC封装的输入和输出管脚。对电容和电感(对应于电场和磁场)控制的好坏在很大程度上取决于整个传输路径设计的好坏。某些设计特征将直接影响整个IC芯片封装的电容和电感。
首先看硅基芯片与内部小电路板之间的连接方式。许多的IC芯片都采用绑定线来实现硅基芯片与内部小电路板之间的连接，这是一种在硅基芯片与内部小电路板之间的极细的飞线。这种技术之所以应用广泛是因为硅基芯片和内部小电路板的热胀系数(CTE)相近。芯片本身是一种硅基器件，其热胀系数与典型的PCB材料(如环氧树脂)的热胀系数有很大的差别。如果硅基芯片的电气连接点直接安装在内部小PCB上的话，那么在一段相对较短的时间之后，IC封装内部温度的变化导致热胀冷缩，这种方式的连接就会因为断裂而失效。绑定线是一种适应这种特殊环境的引线方式，它可以承受大量的弯曲变形而不容易断裂。
采用绑定线的问题在于，每一个信号或者电源线的电流环路面积的增加将导致电感值升高。获得较低电感值的优良设计就是实现硅基芯片与内部PCB之间的直接连接，也就是说硅基芯片的连接点直接粘接在PCB的焊盘上。这就要求选择使用一种特殊的PCB板基材料，这种材料应该具有极低的CTE。而选择这种材料将导致IC芯片整体成本的增加，因而采用这种工艺技术的芯片并不常见，但是只要这种将硅基芯片与载体PCB直接连接的IC存在并且在设计方案中可行，那么采用这样的IC器件就是较好的选择。
一般来说，在IC封装设计中，降低电感并且增大信号与对应回路之间或者电源与地之间电容是选择集成电路芯片过程的首选考虑。举例来说，小间距的表面贴装与大间距的表面贴装工艺相比，应该优先考虑选择采用小间距的表面贴装工艺封装的IC芯片，而这两种类型的表面贴装工艺封装的IC芯片都优于过孔引线类型的封装。BGA封装的IC芯片同任何常用的封装类型相比具有最低的引线电感。从电容和电感控制的角度来看，小型的封装和更细的间距通常总是代表性能的提高。
引线结构设计的一个重要特征是管脚的分配。由于电感和电容值的大小都取决于信号或者是电源与返回路径之间的接近程度，因此要考虑足够多的返回路径。
电源和地管脚应该成对分配，每一个电源管脚都应该有对应的地管脚相邻分布，而且在这种引线结构中应该分配多个电源和地管脚对。这两方面的特征都将极大地降低电源和地之间的环路电感，有助于减少电源总线上的电压瞬变，从而降低EMI。由于习惯上的原因，现在市场上的许多IC芯片并没有完全遵循上述设计规则，然而IC设计和生产厂商都深刻理解这种设计方法的优点，因而在新的IC芯片设计和发布时IC厂商更关注电源的连接。
理想情况下，要为每一个信号管脚都分配一个相邻的信号返回管脚(如地管脚)。实际情况并非如此，即使思想最前卫的IC厂商也没有如此分配IC芯片的管脚，而是采用其它折衷方法。在BGA封装中，一种行之有效的设计方法是在每组八个信号管脚的中心设置一个信号的返回管脚，在这种管脚排列方式下，每一个信号与信号返回路径之间仅相差一个管脚的距离。而对于四方扁平封装(QFP)或者其它鸥翼(gull wing)型封装形式的IC来说，在信号组的中心放置一个信号的返回路径是不现实的，即便这样也必须保证每隔4到6个管脚就放置一个信号返回管脚。需要注意的是，不同的IC工艺技术可能采用不同的信号返回电压。有的IC使用地管脚(如TTL器件)作为信号的返回路径，而有的IC则使用电源管脚(如绝大多数的ECL器件)作为信号的返回路径，也有的IC同时使用电源和地管脚(比如大多数的CMOS器件)作为信号的返回路径。因此设计工程师必须熟悉设计中使用的IC芯片逻辑系列，了解它们的相关工作情况。
IC芯片中电源和地管脚的合理分布不仅能够降低EMI，而且可以极大地改善地弹反射(ground bounce)效果。当驱动传输线的器件试图将传输线下拉到逻辑低时，地弹反射却仍然维持该传输线在逻辑低阈值电平之上，地弹反射可能导致电路的失效或者故障。
IC封装中另一个需要关注的重要问题是芯片内部的PCB设计，内部PCB通常也是IC封装中最大的组成部分，在内部PCB设计时如果能够实现电容和电感的严格控制，将极大地改善设计系统的整体EMI性能。如果这是一个两层的PCB板，至少要求PCB板的一面为连续的地平面层，PCB板的另一层是电源和信号的布线层。更理想的情况是四层的PCB板，中间的两层分别是电源和地平面层，外面的两层作为信号的布线层。由于IC封装内部的PCB通常都非常薄，四层板结构的设计将引出两个高电容、低电感的布线层，它特别适合于电源分配以及需要严格控制的进出该封装的输入输出信号。低阻抗的平面层可以极大地降低电源总线上的电压瞬变，从而极大地改善EMI性能。这种受控的信号线不仅有利于降低EMI，同样对于确保进出IC的信号的完整性也起到重要的作用。

3、其它相关的IC工艺技术问题
集成电路芯片偏置和驱动的电源电压Vcc是选择IC时要注意的重要问题。从IC电源管脚吸纳的电流主要取决于该电压值以及该IC芯片输出级驱动的传输线(PCB线和地返回路径)阻抗。5V电源电压的IC芯片驱动50Ω传输线时，吸纳的电流为100mA；3.3V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到66mA；1.8V电源电压的IC芯片驱动同样的50Ω传输线时，吸纳电流将减小到36mA。由此可见，在公式V=Ldi/dt中，驱动电流从100mA减少到36mA可以有效地降低电压的瞬变V，因而也就降低了EMI。低压差分信号器件(LVDS)的信号电压摆幅仅有几百毫伏，可以想象这样的器件技术对EMI的改善将非常明显。
电源系统的去耦也是一个值得特别关注的问题。IC输出级通过IC的电源管脚吸纳的电流都是由电路板上的去耦网络提供的。降低电源总线上电压下降的一种可行的办法是缩短去耦电容到IC输出级之间的分布路径。这样将降低“Ldi/dt”表达式中的“L”项。由于IC器件的上升时间越来越快，在设计PCB板时唯一可以实施的办法是尽可能地缩短去耦电容到IC输出级之间的分布路径。一种最直接的解决方法是将所有的电源去耦都放在IC内部。最理想的情况是直接放在硅基芯片上，并紧邻被驱动的输出级。对于IC厂商来说，这不仅昂贵而且很难实现。然而如果将去耦电容直接放在IC封装内的PCB板上，并且直接连接到硅基芯片的管脚，这样的设计成本增加得最少，对EMI控制和提高信号完整性的贡献最大。目前仅有少数高端微处理器采用了这种技术，但是IC厂商们对这项技术的兴趣正与日俱增，可以预见这样的设计技术必将在未来大规模、高功耗的IC设计中普遍应用。
在IC封装内部设计的电容通常数值都很小(小于几百皮法)，所以系统设计工程师仍然需要在PCB板上安装数值在0.001uF到0.1uF之间的去耦电容，然而IC封装内部的小电容可以抑制输出波形中的高频成分，这些高频成分是EMI的最主要来源。
传输线终端匹配也是影响EMI的重要问题。通过实现网络线的终端匹配可以降低或者消除信号反射。信号反射也是影响信号完整性的一个重要因素。从减小EMI的角度来看，串行终端匹配效果最明显，因为这种方式的终端匹配将入射波(在传输线上传播的原始波形)降低到了Vcc的一半，因而减小了驱动传输线所需的瞬时吸纳电流。这种技术通过减少“Ldi/dt”中的“di”项来达到降低EMI的目的。
某些IC厂商将终端匹配电阻放在IC封装内部，这样除了能够降低EMI和提高信号完整性，还减少了PCB板上的电阻数目。检查IC芯片是否采用了这样的技术可以更加清楚IC的输出阻抗。当IC的输出阻抗同传输线的阻抗匹配时，就可以认为这样的传输线实现了“串联终端匹配”。值得注意的是串联终端匹配的IC采用了信号转换的反射模型。而在实际应用中如果沿传输线方向分布有多个负载，并且有非常严格的时序要求，这时串联终端匹配就可能不起作用。
最后，某些IC芯片输出信号的斜率也受到控制。对大多数的TTL和CMOS器件来说，当它们的输出级信号发生切换时，输出晶体管完全导通，这样就会产生很大的瞬间电流来驱动传输线。电源总线上如此大的浪涌电流势必产生非常大的电压瞬变(V=Ldi/dt)。而许多ECL、MECL和PECL器件通过在输出晶体管线性区的高低电平之间的转换来驱动输出级，通常称之为非饱和逻辑，其结果是输出波形的波峰和波谷会被削平，因而减小了高频谐波分量的幅度。这种技术通过提升表达式“Ldi/dt”中的信号上升时间“dt”项来减小EMI。

总结
通过仔细考察集成电路芯片的封装、引线结构类型、输出驱动器的设计方法以及去耦电容的设计方法，可以得出有益的设计规则，在电路设计中要注意选择和使用符合以下特征的电子元器件：
外形尺寸非常小的SMT或者BGA封装；
芯片内部的PCB是具有电源层和接地层的多层PCB设计；
IC硅基芯片直接粘接在内部的小PCB上(没有绑定线)；
电源和地成对并列相邻出现(避免电源和地出现在芯片的边角位置，如74系列逻辑电路)；
多个电源和地管脚成对配置；
信号返回管脚(比如地脚)与信号管脚之间均匀分布；
类似于时钟这样的关键信号配置专门的信号返回管脚；
采用可能的最低驱动电压(Vcc)，如相对于5V来说可以采用3.3V的驱动电压，或者使用低电压差分逻辑(LVDS)；
在IC封装内部使用了高频去耦电容；
在硅基芯片上或者是IC封转内部对输入和输出信号实施终端匹配；
*输出信号的斜率受控制。
总之，选择IC器件的一个最基本的规则是只要能够满足设计系统的时序要求就应该选择具有最长上升时间的元器件。一旦设计工程师做出最终的决定，但是仍然不能确定同一工艺技术不同厂商生产的器件电磁干扰的情况，可以选择不同厂商生产的器件做一些测试。将有疑问的IC芯片安装到一个专门设计的测试电路板上，启动时钟运行和高速数据操作。通过连接到频谱分析仪或宽带示波器上的近场磁环路探针可以容易地测试电路板的电磁发射。

第二篇 实现PCB高效自动布线的设计技巧和要点
尽管现在的EDA工具很强大，但随着PCB尺寸要求越来越小，器件密度越来越高，PCB设计的难度并不小。如何实现PCB高的布通率以及缩短设计时间呢？本文介绍PCB规划、布局和布线的设计技巧和要点。 现在PCB设计的时间越来越短，越来越小的电路板空间，越来越高的器件密度，极其苛刻的布局规则和大尺寸的元件使得设计师的工作更加困难。为了解决设计上的困难，加快产品的上市，现在很多厂家倾向于采用专用EDA工具来实现PCB的设计。但专用的EDA工具并不能产生理想的结果，也不能达到100%的布通率，而且很乱，通常还需花很多时间完成余下的工作。
现在市面上流行的EDA工具软件很多，但除了使用的术语和功能键的位置不一样外都大同小异，如何用这些工具更好地实现PCB的设计呢？在开始布线之前对设计进行认真的分析以及对工具软件进行认真的设置将使设计更加符合要求。下面是一般的设计过程和步骤。

1、确定PCB的层数
电路板尺寸和布线层数需要在设计初期确定。如果设计要求使用高密度球栅阵列(BGA)组件，就必须考虑这些器件布线所需要的最少布线层数。布线层的数量以及层叠(stack-up)方式会直接影响到印制线的布线和阻抗。板的大小有助于确定层叠方式和印制线宽度，实现期望的设计效果。
多年来，人们总是认为电路板层数越少成本就越低，但是影响电路板的制造成本还有许多其他因素。近几年来，多层板之间的成本差别已经大大减小。在开始设计时最好采用较多的电路层并使敷铜均匀分布，以避免在设计临近结束时才发现有少量信号不符合已定义的规则以及空间要求，从而被迫添加新层。在设计之前认真的规划将减少布线中很多的麻烦。

2、设计规则和限制
自动布线工具本身并不知道应该做些什么。为完成布线任务，布线工具需要在正确的规则和限制条件下工作。不同的信号线有不同的布线要求，要对所有特殊要求的信号线进行分类，不同的设计分类也不一样。每个信号类都应该有优先级，优先级越高，规则也越严格。规则涉及印制线宽度、过孔的最大数量、平行度、信号线之间的相互影响以及层的限制，这些规则对布线工具的性能有很大影响。认真考虑设计要求是成功布线的重要一步。

3、元件的布局
为最优化装配过程，可制造性设计(DFM)规则会对元件布局产生限制。如果装配部门允许元件移动，可以对电路适当优化，更便于自动布线。所定义的规则和约束条件会影响布局设计。
在布局时需考虑布线路径(routing channel)和过孔区域，如图
所示。这些路径和区域对设计人员而言是显而易见的，但自动布线工具一次只会考虑一个信号，通过设置布线约束条件以及设定可布信号线的层，可以使布线工具能像设计师所设想的那样完成布线。

4、扇出设计
在扇出设计阶段，要使自动布线工具能对元件引脚进行连接，表面贴装器件的每一个引脚至少应有一个过孔，以便在需要更多的连接时，电路板能够进行内层连接、在线测试(ICT)和电路再处理。
为了使自动布线工具效率最高，一定要尽可能使用最大的过孔尺寸和印制线，间隔设置为50mil较为理想。要采用使布线路径数最大的过孔类型。进行扇出设计时，要考虑到电路在线测试问题。测试夹具可能很昂贵，而且通常是在即将投入全面生产时才会订购，如果这时候才考虑添加节点以实现100%可测试性就太晚了。
经过慎重考虑和预测，电路在线测试的设计可在设计初期进行，在生产过程后期实现，根据布线路径和电路在线测试来确定过孔扇出类型，电源和接地也会影响到布线和扇出设计。为降低滤波电容器连接线产生的感抗，过孔应尽可能靠近表面贴装器件的引脚，必要时可采用手动布线，这可能会对原来设想的布线路径产生影响，甚至可能会导致你重新考虑使用哪种过孔，因此必须考虑过孔和引脚感抗间的关系并设定过孔规格的优先级。

5、手动布线以及关键信号的处理
尽管本文主要论述自动布线问题，但手动布线在现在和将来都是印刷电路板设计的一个重要过程。采用手动布线有助于自动布线工具完成布线工作。如图2a和图2b所示，通过对挑选出的网络(net)进行手动布线并加以固定，可以形成自动布线时可依据的路径。
无论关键信号的数量有多少，首先对这些信号进行布线，手动布线或结合自动布线工具均可。关键信号通常必须通过精心的电路设计才能达到期望的性能。布线完成后，再由有关的工程人员来对这些信号布线进行检查，这个过程相对容易得多。检查通过后，将这些线固定，然后开始对其余信号进行自动布线。

6、自动布线
对关键信号的布线需要考虑在布线时控制一些电参数，比如减小分布电感和EMC等，对于其它信号的布线也类似。所有的EDA厂商都会提供一种方法来控制这些参数。在了解自动布线工具有哪些输入参数以及输入参数对布线的影响后，自动布线的质量在一定程度上可以得到保证。
应该采用通用规则来对信号进行自动布线。通过设置限制条件和禁止布线区来限定给定信号所使用的层以及所用到的过孔数量，布线工具就能按照工程师的设计思想来自动布线。如果对自动布线工具所用的层和所布过孔的数量不加限制，自动布线时将会使用到每一层，而且将会产生很多过孔。
在设置好约束条件和应用所创建的规则后，自动布线将会达到与预期相近的结果，当然可能还需要进行一些整理工作，同时还需要确保其它信号和网络布线的空间。在一部分设计完成以后，将其固定下来，以防止受到后边布线过程的影响。
采用相同的步骤对其余信号进行布线。布线次数取决于电路的复杂性和你所定义的通用规则的多少。每完成一类信号后，其余网络布线的约束条件就会减少。但随之而来的是很多信号布线需要手动干预。现在的自动布线工具功能非常强大，通常可完成100%的布线。但是当自动布线工具未完成全部信号布线时，就需对余下的信号进行手动布线。

7、自动布线的设计要点包括：
7.1 略微改变设置，试用多种路径布线；
7.2 保持基本规则不变，试用不同的布线层、不同的印制线和间隔宽度以及不同线宽、不同类型的过孔如盲孔、埋孔等，观察这些因素对设计结果有何影响；
7.3让布线工具对那些默认的网络根据需要进行处理；
7.4信号越不重要，自动布线工具对其布线的自由度就越大。

8、布线的整理
如果你所使用的EDA工具软件能够列出信号的布线长度，检查这些数据，你可能会发现一些约束条件很少的信号布线的长度很长。这个问题比较容易处理，通过手动编辑可以缩短信号布线长度和减少过孔数量。在整理过程中，你需要判断出哪些布线合理，哪些布线不合理。同手动布线设计一样，自动布线设计也能在检查过程中进行整理和编辑。

9、电路板的外观
以前的设计常常注意电路板的视觉效果，现在不一样了。自动设计的电路板不比手动设计的美观，但在电子特性上能满足规定的要求，而且设计的完整性能得到保证

第三篇 布局布线技术的发展

摘要：随着微孔和单片高密度集成系统等新硬件技术的应用，自由角度布线、自动布局和3D布局布线等新型软件将会成为电路板设计人员必备的设计工具之一。
在早期的电路板设计工具中，布局有专门的布局软件，布线也有专门的布线软件，两者之间没什么联系。随着球栅阵列封装的高密度单芯片、高密度连接器、微孔内建技术以及3D板在印刷电路板设计中的应用，布局和布线已越来越一体化，并成为设计过程的重要组成部分。
自动布局和自由角度布线等软件技术已渐渐成为解决这类高度一体化问题的重要方法，利用此类软件能在规定时间范围内设计出可制造的电路板。在目前产品上市时间越来越短的情况下，手动布线极为耗时，不合时宜。因此，现在要求布局布线工具具有自动布线功能，以快速响应市场对产品设计提出的要求。

1、设计约束条件
由于要考虑电磁兼容(EMC)及电磁干扰、串扰、信号延迟和差分对布线等高密度设计因素，布局布线的约束条件每年都在增加。例如，在几年前，一般的电路板仅需6个差分对来进行布线，而现在则需600对。在一定时间内仅依赖手动布线来实现这600对布线是不可能的，因此自动布线工具必不可少。
尽管与几年前相比，当今设计中的节点(net)数目没有大的改变，只是硅片复杂性有所增加，但是设计中重要节点的比例大大增加了。当然，对于某些特别重要的节点，要求布局布线工具能够加以区分，但无需对每个管脚或节点都加以限制。

2、自由角度布线
随着单片器件上集成的功能越来越多，其输出管脚数目也大大增加，但其封装尺寸并没随之扩大。因此，再加上管脚间距和阻抗因素的限制，这类器件必须采用更细的线宽。同时产品尺寸的总体减小也意味着用于布局布线的空间也大大减小了。在某些消费类产品中，底板的大小与其上器件大小相差无几，元件占据的板面积高达80%。
某些高密度元件管脚交错，即使采用具45°布线功能的工具也无法进行自动布线。尽管45°布线工具能对某些恰成45°的线段进行完美的处理，但自由角度布线工具具有更大的灵活性，并能最大程度提高布线密度。
拉紧(pull-tight)功能使每个节点在布线后自动缩短以适应空间要求，它能大大降低信号延迟，同时降低平行路径数，有助于避免串扰的产生。
尽管自由角度设计具有可制造性，并且性能良好，但是这种设计会导致主板看起来不如以前的设计美观。主板设计在上市时间之后，就可能不再是一件艺术品了。

3、高密度器件
最新的高密度系统级芯片采用BGA或COB封装，管脚间距日益减小。球间距已低至1mm，并且还会继续降低，导致封装件信号线不可能采用传统布线工具来引出。目前有两种方法可解决这个问题：一是通过球下面的孔将信号线从下层引出；二是采用极细布线和自由角度布线在球栅阵列中找出一条引线通道。对这种高密度器件而言，采用宽度和空间极小的布线方式是唯一可行的，只有这样，才能保证较高的成品率。现代的布线技术也要求能自动地应用这些约束条件。
自由布线方法可减少布线层数，降低产品成本。同时也意味着在成本不变的情况下，可以增加一些接地层和电源层来提高信号完整性和EMC性能。

4、下一代电路板设计技术
微孔等离子蚀刻技术在多层板，尤其是在蜂窝电话和家用电器中的应用大大改变了对布局布线工具的要求。采用等离子蚀刻法在路径宽度内添加一个新孔不会导致底板本身或制造成本的增加，因为对等离子蚀刻法而言，制作一千个孔的成本与制作一个孔的成本一样低廉(这与激光钻孔法大不一样)。这就要求布线工具具有更大的灵活性，它必须能够应用不同的约束条件，能适应不同的微孔和构建技术的要求。
元件密度的不断增加也对布局设计产生了某些影响。布局布线工具总是假设板上有足够的空间让元件拾放机来拾放表面安装元件，而不会对板上已有元件产生影响。但是元件顺序放置会产生这样一个问题，即每当放置一个新元件后，板上每个元件的最佳位置都会发生改变。
这就是布局设计过程自动化程度低而人工干预程度高的原因。尽管目前的布局工具对依次布局的元件数没什么限制，但是某些工程师认为布局工具用于依次布局时实际上是受到限制的，这个限制大约为500个元件。还有一些工程师认为当在一个板上放置的元件多达4,000个时，会产生很大问题。
同顺序算法技术相比，并行布局技术能实现更好的自动布局效果。因此，当Zuken收购Incases公司后，Incases的并行布局技术使Zuken获益非浅。

5、三维布局
3D工具针对目前应用日益广泛的异形和定形板进行布局布线。如 Zuken的Freedom最新工具采用三维底板模型来进行元件的空间布局，随后再进行二维布线。此过程也能告知：此板是否具备可制造性？
将来，诸如在两个不同层上采用阴影差分对的设计方法将会变得日益重要，布线工具也必须能处理这种设计，而且信号速率也将会继续提高。
目前也出现了将布局布线工具同用于虚拟原型的高级仿真工具集成起来的工具，如Zuken的Hot Stage工具，所以即使在虚拟原型时也能对布线问题进行考虑。
现在，自动布线技术已极为普及。我们相信，自由角度布线、自动布局和3D布局等新型软件技术也会同自动布线技术一样成为底板设计人员的日常设计工具，设计人员可用这些新工具来解决微孔和单片高密度集成系统等新型硬件技术问题。